1.例化子模塊時信號不完整，這次是缺少了led使能信號，傷不起啊；
2.vector wavform file文件仿真時，應(yīng)該是clk單位（周期）盡量設(shè)置大一些，比如以幾十ps或us為周期，切忌以1ps為周期，會產(chǎn)生時鐘約束問題，時鐘約束會在后續(xù)筆記中介紹；
今天不知怎么的，打字時光標(biāo)會自動漂移，改天再說吧。
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問題一：如何用verilog語言實現(xiàn)RSTn接VCC的
解決方法：
在top_module.v中，
把module top_module
(
CLK, RSTn, LED
);中的RSTn去掉，因為上圖中的RSTn實際上已經(jīng)不是輸入了，而是模塊內(nèi)部wire
將input RSTn;改為wire RSTn
再添加語句：assign RSTn =1'b1;