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標(biāo)題: TMS320C6678 DSP+Xilinx Kintex-7 FPGA開(kāi)發(fā)板硬件接口資源圖解（上） [打印本頁(yè)]
作者: Tronlong-- 時(shí)間: 2024-7-9 13:44
標(biāo)題: TMS320C6678 DSP+Xilinx Kintex-7 FPGA開(kāi)發(fā)板硬件接口資源圖解（上）
本文主要介紹硬件接口資源以及設(shè)計(jì)注意事項(xiàng)等內(nèi)，其中測(cè)試的應(yīng)用板卡為T(mén)MS320C6678DSP + Xilinx Kintex-7 FPGA核心板，它是一款基于TI KeyStone架構(gòu)C6000系列TMS320C6678八核C66x定點(diǎn)/浮點(diǎn)DSP與Xilinx Kintex-7 FPGA處理器設(shè)計(jì)的高端異構(gòu)多核評(píng)估板。
本期測(cè)試時(shí)候，需要注意，TMS320C6678+Kintex-7核心板的DSP端IO電平標(biāo)準(zhǔn)一般為1.8V，F(xiàn)PGA端的IO電平一般不超過(guò)3.3V，當(dāng)外接信號(hào)電平與IO電平不匹配時(shí)，中間需增加電平轉(zhuǎn)換芯片或信號(hào)隔離芯片。按鍵或接口需考慮ESD設(shè)計(jì)，ESD器件選型時(shí)需注意結(jié)電容是否偏大，否則可能會(huì)影響到信號(hào)通信。
核心板DSP端的IO電平標(biāo)準(zhǔn)一般為1.8V，F(xiàn)PGA端的IO電平一般不超過(guò)3.3V，當(dāng)外接信號(hào)電平與IO電平不匹配時(shí)，中間需增加電平轉(zhuǎn)換芯片或信號(hào)隔離芯片。按鍵或接口需考慮ESD設(shè)計(jì)，ESD器件選型時(shí)需注意結(jié)電容是否偏大，否則可能會(huì)影響到信號(hào)通信。
圖 1 TL6678F-EasyEVM硬件資源框圖
圖 2 TL6678F-EasyEVM硬件資源框圖
SOM-TL6678F核心板
SOM-TL6678F核心板板載DSP、FPGA、CPLD、ROM、RAM、晶振、電源、LED等硬件資源，并通過(guò)工業(yè)級(jí)高速B2B連接器引出IO。核心板硬件資源、引腳說(shuō)明、電氣特性、機(jī)械尺寸、底板設(shè)計(jì)注意事項(xiàng)等詳細(xì)內(nèi)容，請(qǐng)查閱《SOM-TL6678F核心板硬件說(shuō)明書(shū)。
圖 3 核心板硬件框圖
圖 4
圖 5
B2B連接器
評(píng)估底板采用4個(gè)申泰(Samtec)公司工業(yè)級(jí)高速B2B連接器，共720pin，間距0.5mm，合高5.0mm。
其中2個(gè)180pin公座B2B連接器(CON0A、CON0B)，型號(hào)BTH-090-01-L-D-A-K-TR，高度4.27mm。2個(gè)180pin母座B2B連接器(CON0C、CON0D)，型號(hào)BSH-090-01-L-D-A-TR，高度3.25mm。B2B連接器單端最高通信速率為18Gbps，差分最高通信速率為19Gbps。
圖 6
圖 7
電源接口
CON19為12V5A直流輸入DC-005電源接口，外徑5.5mm，內(nèi)徑2.1mm。SW8為電源開(kāi)關(guān)。
圖 8
圖 9
圖 10
設(shè)計(jì)注意事項(xiàng)：
VDD_12V_BRD通過(guò)LM2596S-ADJ（DC-DC降壓芯片）輸出VDD_9V_BRD供核心板使用。
VDD_9V_BRD(VDD_9V_SOM)在核心板內(nèi)部未預(yù)留總電源輸入的儲(chǔ)能大電容，底板設(shè)計(jì)時(shí)請(qǐng)?jiān)诳拷麭2B連接器位置放置儲(chǔ)能大電容。
VDD_3V3_BRD主要為核心板板載FPGA提供BANK電源，以及為評(píng)估底板其他外設(shè)供電。
圖 11
2.5V電源設(shè)計(jì)
2.5V電源主要為核心板板載FPGA提供BANK電源，以及為評(píng)估底板SGMII電路供電。
圖 12
圖 13
BANK電壓配置電路
核心板內(nèi)部已將BANK 0、BANK 14、BANK 16電平配置為1.8V，同時(shí)將BANK 33、BANK 34電平配置為1.5V。評(píng)估底板已將VDD_3V3_BRD轉(zhuǎn)換為1.8V和1.5V輸出，可用于靈活配置BANK 12、BANK 13、BANK 15供電,評(píng)估底板已將BANK 32電平配置為1.8V。
圖 14
圖 15
J1為BANK電壓配置接口，可通過(guò)跳線(xiàn)帽靈活配置BANK 12、BANK 13、BANK 15供電為1.5V、2.5V或3.3V。
注意：切勿使用跳線(xiàn)帽將J1的第1、3、5引腳進(jìn)行短接。
圖 16
圖 17
LED
評(píng)估底板具有LED0、LED1、LED2、LED3、LED4、LED5共6個(gè)LED。
LED0為電源指示燈，系統(tǒng)上電后默認(rèn)點(diǎn)亮。
圖 18
LED1、LED2為DSP端用戶(hù)可編程指示燈，默認(rèn)低電平點(diǎn)亮。
圖 19
圖 20
LED3、LED4、LED5為FPGA端用戶(hù)可編程指示燈，默認(rèn)高電平點(diǎn)亮。
圖 21
JTAG接口
評(píng)估底板由同一組DSP JTAG信號(hào)引出2個(gè)調(diào)試接口CON8和CON7，二者不可同時(shí)使用。
CON8為DSP端TI Rev B JTAG仿真調(diào)試接口，采用14pin簡(jiǎn)易牛角座連接器，間距2.54mm，可適配創(chuàng)龍科技的TL-XDS100V2、TL-XDS200仿真器和TL-XDS560V2仿真器。
圖 22
CON7為DSP端TI 60pin MIPI高速仿真接口，可適配創(chuàng)龍科技TL-XDS560V2仿真器。
圖 21
圖 23
CON10為FPGA JTAG仿真調(diào)試接口，采用14pin簡(jiǎn)易牛角座連接器，間距2.0mm，可適配創(chuàng)龍科技的TL-DLC10下載器。
圖 24
圖 24
設(shè)計(jì)注意事項(xiàng)：
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