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標題: FPGA 設計加法器的verilog程序 [打印本頁]

作者: 幸福愛好 時間: 2012-5-11 22:59
標題: FPGA 設計加法器的verilog程序
我是剛開始學FPGA，現在對其verilog語言還不是很懂。下面題目：設計一個十進制的加法計數器，功能包含復位信號，置位信號，每個時鐘的正跳變沿計數器加一。計數0-99即可。請幫忙給個參考的程序。

作者: McuPlayer 時間: 2012-5-11 22:59

module bcd_counter(
rst,
clk,
qout
);
input rst;
input clk;
output[7:0] qout;
reg [3:0] low;
reg [3:0] high;
assign qout ={high,low};
always @(posdage clk)
if(rst)
begin
dc <= 1'b0;
low <= 4'h0;
high <= 4'h0;
end
else
begin
case(low)
0,1,2,3,4,5,6,7,8:
low <= low+4'h1;
9:
begin
low <= 4'h0;
case(high)
0,1,2,3,4,5,6,7,8:
high <= high+4'h1;
9:
high <= 0;
endcase
end
endcase
end
end module

復制代碼

作者: McuPlayer 時間: 2012-5-12 00:06
從00開始顯示，一直到99，然后又從0開始，十進制用BCD編碼

直接敲出的，沒有編譯，可能有語法錯誤。
這本質是一個BCD的加計數器，我故意用2個reg來保存（low和high），以便于你理解。
case語句，實現了類似真值表方式，邏輯直接易懂。
你也可以用if語句替代了，綜合出來，是一樣的。

正好，我最近也在設計CPU的Verilogn IP core
希望，我幫助的是一個FPGA未來的大牛，而不是一個畢業設計，阿門。

作者: dddg 時間: 2012-5-12 09:22
毛片哥在搞cpu ip core？做芯片的仿真器？

作者: McuPlayer 時間: 2012-5-12 17:20
仿真器因為要支持多個core所以，我做了一個core generator，腳本轉Verilog
寫個腳本，自動翻譯成Verilog的FSM部分的代碼，其余部分代碼就簡單多了

作者: firecnmfly 時間: 2012-5-24 10:02

仿真器因為要支持多個core所以，我做了一個core generator，腳本轉Verilog
寫個腳本，自動翻譯成Verilog的FSM部分的代碼，其余部分代碼就簡單多了
McuPlayer 發表于 2012-5-12 17:20

小弟問一句，腳本轉Verilog是什么東東？請大神指點···

作者: McuPlayer 時間: 2012-5-24 14:45
就是自己做個小軟件，可以根據相關的設定，輸出對應的Verilog代碼，僅此而已

作者: firecnmfly 時間: 2012-5-25 12:46
回復7樓McuPlayer：
是指只要在腳本中定義FSM的狀態以及跳轉條件，然后就可以自動生成Verilog代碼嗎？小弟還有一個地方不太明白，就是你說到的仿真器要支持多個核，這個怎么理解�。�

作者: McuPlayer 時間: 2012-5-25 13:55
你先自己多寫幾個內核，然后就像小學數學的合并同類項那樣，進行總結就是了

作者: firecnmfly 時間: 2012-5-28 11:45
回復7樓McuPlayer：
我記得Quartus里面有一個FSM生成工具，是不是類似于那個東東？

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