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1、用邏輯們和cmos電路實(shí)現(xiàn)ab+cd 2、用一個(gè)二選一mux和一個(gè)inv實(shí)現(xiàn)異或 3、給了reg的setup,hold時(shí)間，求中間組合邏輯的delay范圍。 4. 如何解決亞穩(wěn)態(tài) 5. 用verilog/vhdl寫(xiě)一個(gè)fifo控制器 6. 用verilog/vddl檢測(cè)stream中的特定字符串 信威dsp軟件面試題 1)DSP和通用處理器在結(jié)構(gòu)上有什么不同，請(qǐng)簡(jiǎn)要畫(huà)出你熟悉的一種DSP結(jié)構(gòu)圖! 2)說(shuō)說(shuō)定點(diǎn)DSP和浮點(diǎn)DSP的定義（或者說(shuō)出他們的區(qū)別） 3）說(shuō)說(shuō)你對(duì)循環(huán)尋址和位反序?qū)ぶ返睦斫?br /> 4）請(qǐng)寫(xiě)出【－8，7】的二進(jìn)制補(bǔ)碼，和二進(jìn)制偏置碼。用Q15表示出0.5和－0.5 |
