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Xilinx FPGA入門連載23：PLL實例之功能簡介 特權同學，版權所有 配套例程和更多資料下載鏈接： http://pan.baidu.com/s/1jGjAhEm 
PLL(Phase Locked Loop)：為鎖相回路或鎖相環，用來統一整合時脈訊號，使內存能正確的存取資料。PLL用于振蕩器中的反饋技術。許多電子設備要正常工作，通常需要外部的輸入信號與內部的振蕩信號同步，利用鎖相環路就可以實現這個目的。 而我們在這里所說的PLL，沒有上面一段定義那么晦澀難懂，大家記住PLL一個最主要的功能，即能夠對輸入的基準時鐘信號進行一定范圍內的分頻或者倍頻，從而產生多個輸出時鐘信號供芯片內部的各個功能模塊使用。 如圖所示，本實例將用到FPGA內部的PLL資源，輸入FPGA引腳上的25MHz時鐘，配置PLL使其輸出4路分別為12.5MHz、25MHz、50MHz和100MHz的時鐘信號，這4路時鐘信號又分別驅動4個不同位寬的計數器不停的計數工作，這些計數器的最高位最終輸出用于控制4個不同的LED亮滅。由于這4個時鐘頻率都有一定的倍數關系，所以我們也很容易通過調整合理的計數器位寬，達到4個LED閃爍一致的控制。
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