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Xilinx FPGA入門連載34：超聲波測距終極結(jié)果顯示之除法器IP解析 特權同學，版權所有 配套例程和更多資料下載鏈接： http://pan.baidu.com/s/1jGjAhEm 
在本例程的工程源碼distance_compute.v中，例化了一個3個除法IP核。當然了，這3個除法IP核實際上配置完全一樣，因此我們在IP核配置時，只要配置一遍即可。這里我們簡單的來看看這個IP核是如何創(chuàng)建、配置并使用的。 打開ISE工程，如圖所示，在“Design à Implementation à Hierarchy”中的任意位置單擊鼠標右鍵，彈出菜單中選擇“New Source..”。
在“New Source Wizard”中，做如圖所示的設置。 ● “Select Source Type”中選擇新建文件類型為“IP(CORE Generator & Architecture Wizard)”。 ● “File name”即文件名，我們命名為“div”。 ● “Location”下面輸入這個新建文件所存放的路徑，我們將其定位到工程路徑下的“ipcore_dir”文件夾下。 ● 勾選上“Add to project”。
完成以上設置后，點擊“Next”進入下一步。 在“Select IP”頁面中，如圖所示，我們在“Viewby Function”下面找到“Math Functions à Dividers à Divider Generator”，單擊選中它，接著點擊“Next”進入下一步。
如圖所示，彈出“Summary”頁面后，點擊“Finish”即可。
在Divider中，只有一個配置頁面，如圖所示。 ● 被除數(shù)（dividend）、除數(shù)（divisor）和商（quotient）的位寬都設置為“16”。 ● 余數(shù)（Remainder Type）的輸出類型即余數(shù)（Remainder）。 ● “Operand Sign”為無符號數(shù)（Unsigned）。
直接點擊“Generate”生成配置好的IP核即可。 “Generate”完成后，如圖所示，我們可以在“Hierarchy”中選中div.xco即剛剛產(chǎn)生的IP核模塊，然后雙擊打“Processes”下的“View HDLInstantiation Template”查看IP核的例化模板。
例化模板打開如圖所示，矩形區(qū)域內(nèi)的代碼我們復制到工程源碼中，對“( )”內(nèi)的接口做好映射，就可以將其集成到我們的設計中。
如下代碼所示，在我們的設計中，除法器被例化了3次，注意這里的3次例化，代表了實際上就有3個完全一樣內(nèi)部結(jié)構的乘法器實現(xiàn)在了設計中，而不是軟件上函數(shù)調(diào)用的僅僅只有一個函數(shù)、只占用一個函數(shù)代碼空間的情況。
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