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Xilinx FPGA入門連載47：FPGA片內(nèi)RAM實(shí)例之功能概述 特權(quán)同學(xué)，版權(quán)所有 配套例程和更多資料下載鏈接： http://pan.baidu.com/s/1jGjAhEm 
該工程實(shí)例內(nèi)部系統(tǒng)功能框圖如圖所示。我們通過IP核例化一個RAM，定時遍歷寫入其所有地址的數(shù)據(jù)，然后再遍歷讀出所有地址的數(shù)據(jù)。通過ISE集成的在線邏輯分析儀chipscope，我們可以觀察FPGA片內(nèi)RAM的讀寫時序。
本實(shí)例工程模塊層次如圖所示。
● Pll_controller.v模塊產(chǎn)生FPGA內(nèi)部所需時鐘信號。 ● Ram_test.v模塊例化FPGA片內(nèi)RAM，并產(chǎn)生FPGA片內(nèi)RAM讀寫地址和控制信號，定時遍歷讀寫RAM中的數(shù)據(jù)。 ● Chipscope_debug.cdc模塊引出RAM的讀寫控制信號和地址、數(shù)據(jù)總線，通過chipscope在ISE中在線查看RAM的讀寫時序。 |
