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Xilinx FPGA入門連載56：FPGA片內異步FIFO實例之FIFO配置 特權同學，版權所有 配套例程和更多資料下載鏈接： 
打開ISE工程，如圖所示，在“Design à Implementation à Hierarchy”中的任意位置單擊鼠標右鍵，彈出菜單中選擇“New Source..”。
在“New Source Wizard”中，做如圖所示的設置。 ● “Select Source Type”中選擇新建文件類型為“IP(CORE Generator & Architecture Wizard)”。 ● “File name”即文件名，我們命名為“fifo_controller”。 ● “Location”下面輸入這個新建文件所存放的路徑，我們將其定位到工程路徑下的“ipcore_dir”文件夾下。 ● 勾選上“Add to project”。
完成以上設置后，點擊“Next”進入下一步。 在“Select IP”頁面中，如圖所示，我們在“Viewby Function”下面找到“Memories &Storage Elements à FIFOs à FIFO Generator”，單擊選中它，接著點擊“Next”進入下一步。
如圖所示，彈出“Summary”頁面后，點擊“Finish”即可。 彈出的第1個頁面中，如圖所示，“InterfaceType”選擇“Native”，然后點擊“Next”到下一個配置頁面。
彈出的第2個頁面中，如圖所示，“Read/WriteClock Domains”選擇“IndependentClocks(RD_CLK, WR_CLK) Block RAM”，然后點擊“Next”到下一個配置頁面。
彈出的第3個頁面中，如圖所示，“Read Mode”選擇“Standard FIFO”。FIFO寫數據位寬“Write Width”輸入“8”bit；FIFO深度“Write Depth”輸入“32”，FIFO讀數據位寬“Read Width”輸入“16”bit。其他配置默認即可，然后點擊“Next”到下一個配置頁面。
如圖所示，第4個頁面不需要額外配置，我們暫時不用這些相關信號。
余下3個頁面（第5、6、7頁）均使用默認設置即可，點擊“Generate”生成FIFO。 |
