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例說FPGA連載38：DDR控制器集成與讀寫測試之FPGA片內(nèi)RAM概述 特權(quán)同學(xué)，版權(quán)所有 配套例程和更多資料下載鏈接： http://pan.baidu.com/s/1c0nf6Qc 
我們所使用的Cyclone IV系列FPGA器件內(nèi)嵌豐富的M9K存儲器，M9K存儲器支持以下特性。 ● 每個M9K存儲塊有8192 bits的存儲量。 ● 每個端口擁有獨立的讀使能和寫使能信號。 ● 可變的端口配置。 ● 所有位寬都支持單端口或者雙端口模式。 ● 每個端口都有可選的時鐘使能信號。 ● RAM或ROM模式下可以初始化預(yù)加載存儲數(shù)據(jù)。 本實例我們要用Cyclone IV的片內(nèi)存儲器配置一個RAM。如圖4.2所示，這是單端口RAM模式下的接口示意圖。當(dāng)然了，并非這里所羅列的所有接口都一定要用到，除了一般性的寫入數(shù)據(jù)總線data[]、地址總線address[]、寫使能信號wren、寫時鐘inclock（可以和outclock共用同一個時鐘）、讀出數(shù)據(jù)總線q[]這幾個接口外，其他接口都是可選接口，可以根據(jù)用戶實際應(yīng)用需求添加或刪除。
圖4.2 RAM接口示意圖 |
