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電壓基準是混合信號電路設計中一個非常重要的組成單元，它廣泛應用于振蕩器、鎖相環、穩壓器、ADC，DAC等電路中。產生基準的目的是建立一個與工藝和電源電壓無關、不隨溫度變化的直流電壓。目前最常見的實現方式是帶隙(Bandgap)電壓基準，它是利用一個正溫度系數電壓與一個負溫度系數電壓加權求和來獲得零溫度系數的基準電壓。但是，在這種設計中，由于正溫度系數的電壓一般都是通過晶體管的be結壓差得到的，負溫度系數電壓則直接利用晶體管的be 結電壓。由于晶體管固有的溫度特性使其具有以下局限性： (1)CMOS工藝中對寄生晶體管的參數描述不十分明確； (2)寄生晶體管基極接地的接法使其只能輸出固定的電壓； (3)在整個溫度區間內，由于Vbe和溫度的非線性關系，當需要輸出精確的基準電壓時要進行相應的曲率補償。 為了解決這些問題，提出一種基于CMOS閾值電壓的基準設計方案。它巧妙利用PMOS和NMOS閾值電壓的溫度特性，合成產生與溫度無關的電壓基準，整個電路不使用雙極晶體管，克服了非線性的溫度因子，并能產生任意大小的基準電壓值。 1 傳統帶隙電壓基準電路 圖1為典型帶隙基準的原理示意圖。 假設R1=R2，根據運算放大器兩輸入端電壓相等的原則，可以得到Va=Vb，又Vbe1-Vbe2=VTlnn，因此輸出電壓為： Vbe在室溫下的溫度系數約為-2．0 mV／K，而熱電壓、VT在室溫下的溫度系數約為0．085 mV／K。合理設置R2，R3和n的值，可以得到零溫度系數的基準電壓。 但是，由于前述有關晶體管溫度特性的缺陷，使得實際設計中會存在很多困難。鑒于此，將對傳統帶隙基準進行改進，基于MOS閾值電壓設計一款零溫度系數的基準電路。 2 新型電壓基準電路 2．1 MOS器件的溫度特性 對長溝道MOS器件而言，其工作區域可劃分為飽和區和線性區。 飽和區的工作電流為： 式中：COX為單位面積的柵電容；pN為電子的遷移率；W，L為柵的寬和長；VTN為NMOS的閾值電壓。在式(3)和式(4)中，有兩項與溫度相關的參數：閾值電壓VTN以及遷移率μN。 閾值電壓與溫度關系式為： 式中：VT(TNOM)是標稱溫度下的閾值電壓；KT1是閾值電壓的溫度系數；KT1l是閾值電壓的溝道調制系數；KT2是閾值電壓的襯偏系數。從該式可以看出，閾值電壓和溫度呈線性關系。 相反，遷移率盧N與溫度呈非線性的函數關系，表達式為： 式中：μN(TNOM)為標稱溫度下的遷移率；UTE為μN的溫度系數，典型值一般在-2．0～-1．5之間。由于遷移率弘N是溫度的非線性函數，所以很難利用MOS特性產生精確的基準電壓。一種方法是利用晶體管產生PTAT電壓進行補償。但是，PTAT電壓恒定的溫度系數使得基準電壓只能在一個固定的溫度點上產生零溫度系數的基準電壓。因此，在該設計中，為了克服遷移率非線性的影響，通過兩個分別與PMOS和NMOS閾值電壓成正比的電壓相減而進行抵消。 2．2 設計原理 圖2為該基準電路的設計原理圖。 如圖2所示，首先產生兩路分別與PMOS和NMOS閾值電壓成正比的電壓VP和VN，通過設置合理的系數K1，K2，使得兩者的溫度系數相抵消，從而得到低溫度系數或零溫度系數的基準電壓。產生的基準電壓表達式如式(7)所示： 并且該電壓值可以根據要求進行設置。 圖3為該設計原理的模塊示意圖。模塊1為電壓VP的產生電路；模塊2為電壓VN的產生電路；VP與VN再通過模塊3所示的減法器電路進行相減，使得兩者的溫度系數相抵消，從而得到零溫度系數的基準電壓Vref。 2．3 基于PMOS閾值電壓產生VP電路設計 如圖3中模塊1所示，VP是由PMOS管MP1，MP2產生的一個隨溫度變化的線性電壓。運放A1使MP2的漏極電壓等于Va，通過適當調整R1和R2阻值，使得MP1工作在飽和區，MP2工作在線性區。電路中MP1與MP2形成正反饋，而R1與R2形成負反饋，且負反饋的作用大于正反饋。可以看出，在產生線性電壓VP的過程中，當VP為0時，流過MP1，MP2電流為0，即存在一個零點。所以增加MOS管MP3作為啟動管，通過給MP3的源端提供一個啟動電壓VST1來使其脫離零點，進入正常工作。當VP=0 V時，MP3導通，并向MP1灌人電流，使得MP1的源極電壓升高，從而運放A1開始工作。當正常工作后，MP3關斷，降低功耗。由于啟動電壓VST1并沒有精確的要求，所以可以直接從輸入電壓分壓得到。 從圖3中模塊1中分析可以得到，經過MP1，MP2的電流分別為： 從結果可以看到，遷移率μn對電壓Vp的影響已經被消除；Vp是Vtp的線性函數，并且VP／VTP僅由MP1，MP2的寬長比和R1，R2的阻值決定。根據式(5)中VT和溫度之間的線性關系可得，VP也是隨溫度線性變化的電壓值。圖4所示的是HSpice的仿真波形，從圖中可以看出，當溫度從-40℃ 變化到125℃時，VP隨溫度線形變化。 2．4 基于NMOS閾值電壓產生VN電路設計 如圖3中模塊2所示，VN是由MN1，MN2產生的一個隨溫度變化的線性電壓。與VP產生電路不同的是，通過合理設置R3，R4的值，使得MN1與MN2都工作在飽和區。MP4為啟動管，它使得電路盡快擺脫零點進入正常工作，然后自行關閉。經過MN1和MN2的電流分別為： 式中：VTN為MN2的閾值電壓；VTNo為Vsb=0的閾值電壓。 同樣暫時假設運放A2不存在失調，則： 由式(17)可知，VN僅為閾值電壓的函數，并且，忽略體效應對VN的影響，VN仍然可以看作是溫度的線形函數。圖5所示的是HSpice的仿真驗證波形，同樣，從圖中可以看到，當溫度從-40℃變化到125℃時，VN亦隨溫度線形變化。 2．5 減法器電路設計 從式(12)、式(17)可以看出，VP與VN均為負溫度系數，所以可以通過VP與VN相減得到一個近似零溫度系數的基準電壓。減法器的電路設計如圖3中模塊3所示。從圖中可以得到，減法器的傳輸函數為： 通過合理設置(1+R5／R6+R5／R7)可以抵消VP與VN的溫度系數，而R7／R5可以用來設置設計者需要的基準電壓值。可見，通過這種方式設計的基準電壓不一定是一個固定的1.25 V電壓，而是可以通過調整R7和R5的阻值來達到設計者需要的基準電壓。 2．6 運放設計 為了提高基準電路的特性，設計電路中的運放A1，A2，A3均采用折疊式的共源共柵結構，具有很高的電壓增益與寬的線性區間，保證了較高的基準精度與較大的調整空間，電路結構如圖6所示。在輸出端采用一個：PMOS源跟隨器M14以提高運放的輸出擺幅。經HSpice仿真驗證，該運放開環增益105 dB，CMRR和PSRR均在150 dB以上，保證了較好的電源特性和共模特性，仿真波形如圖7所示。 由于工藝及實際生產中存在偏差，運放通常會受到輸入“失調”的影響。假設失調電壓為Vos，以A1為例，原來的式(10)與式(12)變為： 因為VOS1《VTP，所以含有VOS1的多項式的值也很小，其對于VP的影響也小。同理對A2，A3，式(17)，式(18)變為： 同樣，由于VOS2《VTN，VOS3《VP，所以A2，A3的失調電壓對于VN和Vref的影響也很小，并且，其對于Vref的作用還可以通過R7／R5來補償。 3 電路設計 基于上面分析，該電路基于某公司0.5 μm工藝設計，表1所示的是圖3中部分器件的設計參數。 為了減小運放的失調電壓，MP1，MP2對和MN1，MN2對均采用相同的寬度以確保較好的匹配性。另外，由式(11)、式(16)分析可以看出，閾值電壓也需要一定的匹配，因此設計中使用一些大尺寸的器件，并在版圖中將它們放置在相鄰的位置，以消除失調。 4 結 語 依據CMOS閾值電壓和溫度的線性關系，利用閾值電壓產生兩個獨立于電源電壓和晶體管遷移率的負溫度系數電壓VP和VN，通過將其相減，抵消溫度系數，從而得到任意大小的基準電壓值。設計電路中不涉及雙極晶體管，從而避免了其帶來的溫度影響。電路基于某公司O．5 μm CMOS工藝設計，利用HSpice進行仿真驗證，各項指標均已達到設計要求，并已成功應用于一款高精度的ADC電路中，且實際測試結果與設計值吻合，驗證了該方案的正確性與可行性。目前正在將其應用于鎖相環等電路中，使該基準電路得到更廣泛的應用。 |
