|
存儲器組設計和控制 S3C44B0X 有6組ROM/SRAM(ROM0 組為Boot ROM)和2組ROM/SRAM/FP/EDO/SDRAM.S3C44B0X 中的系統管理能夠通過S/W 控制每組的訪問時間、數據總線寬度，ROM/SRAM 組的訪問時間和 FP / EDO / SDRAM 組被系統管理寄存器中的BANKCON0-7和BANKCON6-7控制。組6-7的類型需要相同。（例如ROM&ROM，SDRAM&SDRAM）每組ROM/SRAM/DRAM的數據寬度受BWSCON 控制寄存器控制。 ROM 組0用于Boot ROM 組，因此組0受H/W控制，OM[1:0]用于這個目的的。 當系統復位時，通過專用的命令，LDMIA和STMIA 對 BWSCON,BANKCON0-7,BANKSIZE, MRSRB6/7實施控制。例如下面代碼用來配置特殊功能寄存器。特殊功能寄存器配置代碼： ROM/SRAM組的設計 ROM/SRAM 組1-7，可以有著不同的數據總線寬度，總線寬度是受 S/W 控制的，一個 ROM/SRAM 組1-7 的設計樣例如圖 4-6，圖 4-7，圖 4-8 和圖 4-9 所示。 圖 4-6.單字節 EEPROM/SRAM Banks 設計 圖 4-7.半字 EEPROM/SRAM 組設計 圖 4-8.用半字 SRAM 設計的半字 SRAM 組 圖 4-9.字 EEPROM/SRAM 組設計 S3C44B0X的EDO DRAM組的設計 DRAM組6-7，可以有著不同的數據總線寬度，并且數據總線寬度由S/W，一個BWSCON 特殊功能寄存器組控制的。DRAM 組 6-7 的一個設計樣例如圖 4-10 和 4-11 所示。 圖 4-10.半字 EDO/Normal DRAM 組設計 圖 4-11.字 EDO/Normal DRAM 組 S3C44B0X的SDRAM 組的設計 S3C44B0X 同步 DRAM 接口特性如下：(1)SDRAM 的最大行地址：10 位；(2)CAS 延遲：2/3 周期。 表 4-3.SDRAM 組地址配置 SDRAM需要的接口引腳是：CKE,SCLK,nSCS[1:0],nSCAS,nSRAS,DQM[3:0],ADDR[12]/AP.。 SDRAM的設計樣例如圖 4-12，圖 4-13 所示。 圖 4-12.半字元件設計半字 SDRAM 圖 4-13.用半字元件設計字 SDRAM |
