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一、串行數(shù)據(jù)系統(tǒng)的基本知識 隨著串行數(shù)據(jù)速率的不斷提升，串行數(shù)據(jù)系統(tǒng)的傳輸結構也不斷的發(fā)生著變化以適應高速傳輸?shù)囊螅? 下圖1所示為不同的數(shù)據(jù)速率所對應的系統(tǒng)傳輸結構： 圖1不同數(shù)據(jù)速率下對應的系統(tǒng)傳輸結構 從左到右依次為全局時鐘系統(tǒng)結構、源同步時鐘系統(tǒng)結構、嵌入式時鐘系統(tǒng)結構，隨著數(shù)據(jù)速率的進一步提升，還有可能出現(xiàn)其它多種結構，如下圖2的前向時鐘系統(tǒng)結構，在10Gbps以上的串行數(shù)據(jù)傳輸系統(tǒng)中很可能會使用這種傳輸結構 圖2前向時鐘系統(tǒng)結構（ForwardedClockSystem） 從上圖1中可以看出： 1、典型串行數(shù)據(jù)傳輸系統(tǒng)主要構成因素包括：發(fā)送端TX，接收端RX，時鐘信號及其傳輸通道，數(shù)據(jù)信號及其傳輸通道 2、隨著數(shù)據(jù)速率的提升，串行數(shù)據(jù)系統(tǒng)傳輸結構發(fā)生的變化主要集中在時鐘信號及其傳輸通道的變化，在當前新一代的串行數(shù)據(jù)系統(tǒng)中，如PCIExpress(I，II)，SATA(I，II)等，已經(jīng)沒有了專門的時鐘信號傳輸通道，而是將時鐘信號嵌入到了數(shù)據(jù)中進行傳輸，因此需要在接收端能有效的將時鐘恢復出來 那么為何數(shù)據(jù)速率的提升需要改變時鐘信號及其傳輸結構呢？了解下接收端芯片的基本工作原理會有助于我們理解這些變化。 通信系統(tǒng)的實質是通過一段介質發(fā)送或者接收數(shù)據(jù)。發(fā)送端TX發(fā)出不同編碼形式的高速串行數(shù)據(jù)，經(jīng)過一段鏈路傳輸后到達接收端RX，串行數(shù)據(jù)在傳輸過程中會受到各種各樣的干擾，引起數(shù)據(jù)的抖動，串行數(shù)據(jù)系統(tǒng)工作的目的就是要盡可能的減少這些干擾的影響使得接收端能準確無誤的恢復出發(fā)送端發(fā)送過來的數(shù)據(jù)。如下圖3所示， 圖3串行數(shù)據(jù)系統(tǒng)中接收端接收數(shù)據(jù)的圖示 由于接收端（一般是由D觸發(fā)器構成）需要使用時鐘采樣來完成同步接收數(shù)據(jù)，因此時鐘信號和數(shù)據(jù)信號之間的同步關系是非常重要的，即必須要滿足一定的建立時間和保持時間。因此串行數(shù)據(jù)時鐘系統(tǒng)結構的變化最根本上是為了滿足時鐘與數(shù)據(jù)之間的時序關系，以便接收端能正確的接收到信號。 接收端D觸發(fā)器的工作原理 圖4D觸發(fā)器的基本功能 D觸發(fā)器觸發(fā)直流電平示例（時鐘上升沿觸發(fā)）： 圖5D觸發(fā)器接收無翻轉電平信號 可見，當輸入觸發(fā)器的電平?jīng)]有翻轉時，觸發(fā)器能穩(wěn)定的恢復出輸入信號。 D觸發(fā)器觸發(fā)觸發(fā)脈沖信號示例（時鐘上升沿觸發(fā)）： 圖6D觸發(fā)器接收翻轉的電平信號 （如果時鐘和數(shù)據(jù)之間的相對抖動偏差太大，將會導致圖示D觸發(fā)器輸出信號的邏輯翻轉錯誤或者不穩(wěn)定） 當數(shù)據(jù)信號的電平發(fā)生翻轉后，時鐘邊沿與數(shù)據(jù)邊沿需要一定的建立時間來鎖存數(shù)據(jù)；同時，數(shù)據(jù)信號的電平需要一定的保持時間讓時鐘能穩(wěn)定的鎖存數(shù)據(jù)。為了讓建立時間和保持時間最大化，時鐘最好能出現(xiàn)在數(shù)據(jù)比特位的中央。但是由于數(shù)據(jù)或者時鐘存在抖動，抖動較大時，無法滿足建立時間和保持時間的要求，D觸發(fā)器可能輸出錯誤的數(shù)據(jù)，產(chǎn)生誤碼。特別是在高速數(shù)字電路中，速率的增加導致建立時間和保持時間的余量越來越小，由于抖動產(chǎn)生誤碼的概率越來越高，所以，時鐘和數(shù)據(jù)的抖動測試非常重要。 二、抖動的基本概念 抖動的定義為信號在電平轉換時，其邊沿與理想時間位置的偏移量。抖動比較大時可能出現(xiàn)：并行總線的建立保持時間余量不夠、時鐘穩(wěn)定度差、串行信號接收端誤碼率高等現(xiàn)象。 圖7理想數(shù)字信號和實際數(shù)字信號的差別 研究串行數(shù)據(jù)系統(tǒng)的抖動主要是研究時鐘與串行數(shù)據(jù)的相對抖動，而不是單純的指時鐘抖動或者數(shù)據(jù)抖動。也就是說即使時鐘有很大的抖動，但是只要數(shù)據(jù)也存在同樣大的抖動，則兩者之間的相對抖動仍舊很小，時鐘和數(shù)據(jù)之間的建立時間和保持時間也仍舊能夠得到保證。如下圖所示： 圖8串行數(shù)據(jù)系統(tǒng)中研究數(shù)據(jù)和時鐘之間的相對抖動才是最重要的，目標是使得數(shù)據(jù)信號和時鐘信號同相位 當帶有抖動的數(shù)據(jù)信號與帶有抖動的時鐘信號出現(xiàn)較大的相位偏差時，系統(tǒng)即有可能出現(xiàn)建立時間、保持時間不夠，出現(xiàn)誤碼等情況；這個偏差叫做串行數(shù)據(jù)的時間間隔誤差（TIE，timeintervalerror）。每一個時鐘邊沿和數(shù)據(jù)邊沿都會有一個時間間隔誤差，那么我們需要關注哪一個邊沿的TIE呢？還是關注一段時間內（一定的波形數(shù)量）所有波形邊沿的TIE的累積效果呢？需要多少波形數(shù)據(jù)統(tǒng)計運算得到的TIE才符合要求呢？搞清楚這幾個問題需要了解下串行數(shù)據(jù)系統(tǒng)中經(jīng)常用到的另外一個概念：誤碼率（BER，biterrorrate） 三、串行數(shù)據(jù)系統(tǒng)中誤碼率的概念 由于串行數(shù)據(jù)系統(tǒng)需要在一給定的時間內發(fā)送或者傳輸許多位的數(shù)據(jù)，因此衡量系統(tǒng)的整體性能通常由在一段時間內或者一定數(shù)量的數(shù)據(jù)進行衡量，即發(fā)送端發(fā)送一定量的數(shù)據(jù)，在接收端接收到的數(shù)據(jù)中出現(xiàn)錯誤位的比率，也叫做誤碼率。大部分的串行數(shù)據(jù)標準要求，發(fā)送端發(fā)送10e+12個誤碼，在接收端出現(xiàn)誤碼的比率不能多于一個，也就是誤碼率為10e-12，相對應的要求在此誤碼率下抖動不能超過一定的值。而示波器累積10e+12個誤碼，可能需要數(shù)天的時間，因此示波器在分析誤碼率抖動時通常需要用到統(tǒng)計分析、外推等抖動算法。 圖91000M以太網(wǎng)標準對抖動的要求 四、抖動的來源 產(chǎn)生抖動的原因有多種，從元器件來看分為intrinsic抖動與nonintrinsic抖動兩種，前者是與電子器件和半導體器件的電子和空穴特性有關，后者與電路的設計有關，可以通過優(yōu)化設計來改善。前者產(chǎn)生的抖動稱為隨機抖動（RandomJitter，簡稱Rj），后者產(chǎn)生的抖動稱為固有抖動（Deterministicjitter）。隨機抖動的來源為熱噪聲、ShotNoise和FlickNoise。固定抖動的來源為：開關電源噪聲、反射、串擾、電磁干擾等等。在后續(xù)專門介紹隨機抖動和固有抖動的文章中將詳細介紹。 |
