【明德?lián)P至簡設(shè)計(jì)法系列教程】FPGA畢業(yè)設(shè)計(jì)案例文檔教程資料

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1.《基于至簡設(shè)計(jì)法實(shí)現(xiàn)的倒計(jì)時案例》
明德?lián)P設(shè)計(jì)的倒計(jì)時案例工程,24秒倒計(jì)時，實(shí)現(xiàn)可暫停可復(fù)位,添加代碼即可使用。

http://www.mdy-edu.com/article_cat/info?id=82
2.《基于至簡設(shè)計(jì)法實(shí)現(xiàn)的萬年歷功能》
明德?lián)P至簡設(shè)計(jì)法實(shí)現(xiàn)的萬年歷案例，具有年月日計(jì)數(shù)器，時間設(shè)定功能，自主判斷大月小月平閏年的功能，添加verilog代碼即可使用。
http://www.mdy-edu.com/article_cat/info?id=83
3.《基于至簡設(shè)計(jì)法實(shí)現(xiàn)的鬧鐘工程》
明德?lián)P設(shè)計(jì)的鬧鐘工程案例，有24小時時鐘計(jì)數(shù)器，可設(shè)定鬧鐘時間，可修改時鐘時間，當(dāng)?shù)竭_(dá)鬧鐘設(shè)定時間時則蜂鳴器響。
http://www.mdy-edu.com/article_cat/info?id=85