FPGA流水燈代碼-----從零學習

FWW7

測試一個簡單的流水燈代碼，但怎么都仿真不出來，糾結半天終于找到問題所在，以下總結： 1.例化子模塊時信號不完整，這次是缺少了led使能信號，傷不起啊； 2.vector wavform file文件仿真時，應該是clk單位（周期）盡量設置大一些，比如以幾十ps或us為周期，切忌以1ps為周期，會產生時鐘約束問題，時鐘約束會在后續筆記中介紹； 今天不知怎么的，打字時光標會自動漂移，改天再說吧。 推薦Bingo大大的《從零開始走進 FPGA 世界》 問題一：如何用verilog語言實現RSTn接VCC的 解決方法： 在top_module.v中， 把module top_module (     CLK, RSTn, LED );中的RSTn去掉，因為上圖中的RSTn實際上已經不是輸入了，而是模塊內部wire 將input RSTn;改為wire RSTn 再添加語句：assign RSTn =1'b1;