|
勇敢的芯伴你玩轉Altera FPGA連載41：基于仿真的第一個工程實例之Verilog源碼文件創建 特權同學，版權所有 配套例程和更多資料下載鏈接： http://pan.baidu.com/s/1i5LMUUD 
下面我們就來創建工程頂層文件，我們可以點擊菜單欄的“FileàNew…”，然后彈出如圖6.6所示的新建文件窗口，在這里我們可以選擇各種需要的設計文件格式。可以作為工程頂層設計文件的格式主要在Design Files類別下，我們選擇VerilogHDL File（或者VHDL File）并單擊OK完成文件創建。
圖6.6 新建Verilog文件 緊接著住Notepad++主編輯窗口彈出了新建的Verilog文件，快捷鍵Ctrl+S或點擊“FileàSave”后則會彈出一個對話框提示輸入文件名和保存路徑，默認文件名會和我們所命名的module名相一致，默認路徑保存在當前工程文件夾下的source_code目錄（這個目錄也是需要新建的）下。 |
