FPGA/CPLD資料下載列表
This rigorous text shows electronics designers and students how to deploy Verilog in sophisticated digital systems design.The Seco ...
這是一個(gè)在設(shè)計(jì)中常犯的錯(cuò)誤列表。這些錯(cuò)誤常使得你的設(shè)計(jì)不可靠或速度較慢，為了提高你的設(shè)計(jì)性能或提高速度的可靠性，你必須確定你的設(shè)計(jì) ...
摘要：絕大部分的ASIC設(shè)計(jì)工程師在實(shí)際工作中都會(huì)遇到異步設(shè)計(jì)的問(wèn)題，本文針對(duì)異步時(shí)序產(chǎn)生的問(wèn)題，介紹了幾種同步的策略，特別是結(jié)繩法和 ...
本文主要描述了如何在 QUARTUS II 中輸入程序文件，生成網(wǎng)表及標(biāo)準(zhǔn)延時(shí)文件，然后通過(guò)MODELSIM 進(jìn)行功能仿真與后仿真的過(guò)程，主要為圖解， ...
主要講時(shí)序及約束的，內(nèi)容預(yù)覽：
下載：
這是Altera的一篇Modelsim仿真工具的培訓(xùn)文檔。
下載：
A Design Manual for Implementation of Projects on FPGAs and ASICs Using Verilog
Book Description
Digital VLSI Systems De ...
本文介紹了基于標(biāo)準(zhǔn)單元庫(kù)的深亞微米數(shù)字集成電路的自動(dòng)化設(shè)計(jì)流程。此流程從設(shè)計(jì)的系統(tǒng)行為級(jí)描述或RTL 級(jí)描述開(kāi)始，依次通過(guò)系統(tǒng)行為級(jí)的 ...
Written for both experienced and new users, this book gives you broad coverage of Verilog HDL. The book stresses the practical des ...
Verilog視頻教程：Verilog HDL中的組合邏輯設(shè)計(jì)方法
下載：
verilog視頻教程之Verilog HDL 基礎(chǔ)
下載：
Verilog寫的SDRAM的接口控制資料，想用的朋友可以下載，修改一下就能用了。
下載：
