FPGA/CPLD資料下載列表
這個(gè)手冊將向你介紹使用NC-Verilogsimulator和SimVision。
本文使用的是一個(gè)用Veilog硬件編程語言編寫的一個(gè)飲料分配機(jī)，通過這個(gè)例子你將 ...
內(nèi)容預(yù)覽：
第三章
coder_decoder_8_3.vhd,coder8_3.vhd,coder8_3_1.vhd
不同方式實(shí)現(xiàn)的8線－3線編碼器
decoder_3_8 ...
Amazon.com's Top-Selling DSP Book for Seven Straight Years--Now Fully Updated! Understanding Digital Signal Processing, Third ...
Modelsim仿真工具是Model公司開發(fā)的。它支持Verilog、VHDL以及他們的混合仿真，它可以將整個(gè)程序分步執(zhí)行，使設(shè)計(jì)者直接看到他的程序下一步 ...
內(nèi)容預(yù)覽：
1.1 A Historical Perspective
1.2 Issues in Digital Integrated Circuit Design
1.3 Quality Metrics of a Digital Desi ...
簡介
Verilog-2001具有靜態(tài)和自動(dòng)的任務(wù)和函數(shù)。在一個(gè)模塊實(shí)例中，會(huì)為一個(gè)任務(wù)或函數(shù)的所有調(diào)用分配相同的存儲(chǔ)空間。自動(dòng)的任務(wù)和函數(shù) ...
綜合工具在FPGA的設(shè)計(jì)中非常重要，類似于C語言的編譯器將C語言翻譯成機(jī)器能執(zhí)行的代碼，綜合工具將HDL描述的語句轉(zhuǎn)換為EDA工具可以識(shí)別的格 ...
設(shè)計(jì)描述
–高層次描述：對整個(gè)系統(tǒng)的數(shù)學(xué)模型描述，它試圖在系統(tǒng)設(shè)計(jì)的初始階段，通過對系統(tǒng)行為描述的仿真來發(fā)現(xiàn)系統(tǒng)設(shè)計(jì)中存在的問題， ...
SynplifyPro軟件簡介
SynplifyPro 針對復(fù)雜可編程邏輯設(shè)計(jì)的功能強(qiáng)大的 FPGA 綜合工具 Synplify Pro 是 Synplicity 公司的 FPGA 綜合 ...
Synplify 和 Synplify Pro 是 Synplicity 公司提供的專門針對FPGA和CPLD實(shí)現(xiàn)的邏輯綜合工具它支持VHDL93 IEEE1076 , 包括std_logic_1164 Nu ...
As today’s designs increase in complexity, the ability to find and fix design problems through hardware
decreases. Designers can ...
該課件是VLSI設(shè)計(jì)的實(shí)驗(yàn)指導(dǎo)，L-edit是用來編輯版圖的，當(dāng)然也可以從版圖中提取電路和網(wǎng)表文件啦！
S-edit可以用來畫電路原理圖，然后生成 ...
2012年03月16日 15:42
內(nèi)容簡介：
Field Programmable Gate Arrays (FPGAs) are devices that provide a fast, low-cost way for embedded system designers t ...
