深圳信盈達(dá)FPGA實(shí)戰(zhàn)技術(shù)學(xué)習(xí)指導(dǎo)

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深圳FPGA實(shí)戰(zhàn)技術(shù)學(xué)習(xí)指導(dǎo)
隨著科技的發(fā)展，技術(shù)提高產(chǎn)品性能要求越來越高，近幾年可編程的門陣列（FPGA）技術(shù)發(fā)展迅速，其高度的靈活性，使其在通信、數(shù)據(jù)處理、網(wǎng)絡(luò)、儀器、工業(yè)控制、軍事和航空航天等領(lǐng)域得到越來越廣泛的應(yīng)用。在數(shù)字IC設(shè)計(jì)領(lǐng)域，前端驗(yàn)證工作一般都是用FPGA完成的，因此FPGA工程師也是IC設(shè)計(jì)公司迫切需要的人才。 FPGA/IC邏輯設(shè)計(jì)開發(fā)已經(jīng)成為當(dāng)前最有發(fā)展前途的行業(yè)之一，特別是熟悉硬件構(gòu)架的FPGA系統(tǒng)工程師
第一階段的課程主要幫助學(xué)員了解FPGA系統(tǒng)設(shè)計(jì)的基礎(chǔ)知識(shí)，掌握FPGA最小系統(tǒng)硬件電路設(shè)計(jì)方法，學(xué)會(huì)操作QuartusII軟件來完成FPGA的設(shè)計(jì)和開發(fā)。
1.可編程邏輯設(shè)計(jì)技術(shù)簡(jiǎn)介
2.下一代可編程邏輯設(shè)計(jì)技術(shù)展望
3.可編程邏輯器件硬件上的四大發(fā)展趨勢(shì)
4.EDA軟件設(shè)計(jì)方法及發(fā)展趨勢(shì)
5.FPGA的設(shè)計(jì)流程
6.FPGA的常用開發(fā)工具
7.FPGA的基本結(jié)構(gòu)
8.主流低成本FPGA Cyclone
10.FPGA芯片的選型策略詳解
11.FPGA關(guān)鍵電路的設(shè)計(jì)（最小電路設(shè)計(jì)）：
    11.1  FPGA管腳設(shè)計(jì)
    11.2  下載配置與調(diào)試接口電路設(shè)計(jì)
    11.3  高速SDRAM存儲(chǔ)器接口電路設(shè)計(jì)
    11.4  異步SRAM（ASRAM）存儲(chǔ)器接口電路設(shè)計(jì)
    11.5  FLASH存儲(chǔ)器接口電路設(shè)計(jì)
    11.6  開關(guān)、按鍵與發(fā)光LED電路設(shè)計(jì)
    11.7  VGA接口電路設(shè)計(jì)
    11.8  PS/2鼠標(biāo)及鍵盤接口電路設(shè)計(jì)
    11.9  RS-232串口
    11.10  字符型液晶顯示器接口電路設(shè)計(jì)
    11.11  USB2.0接口芯片CY7C68013電路設(shè)計(jì)
    11.12  電源電路設(shè)計(jì)
    11.13  復(fù)位電路設(shè)計(jì)
    11.14  撥碼開關(guān)電路設(shè)計(jì)
    11.15  i2c總線電路設(shè)計(jì)
    11.16  時(shí)鐘電路設(shè)計(jì)
    11.17  圖形液晶電路設(shè)計(jì)
12.Alter FPGA的結(jié)構(gòu)

第二階段:熟練掌握硬件描述語言(Verilog HDL)是FPGA工程師的基本要求。通過本節(jié)課程的學(xué)習(xí)，學(xué)員可以了解目前最流行的Verilog HDL語言的基本語法，掌握Verilog HDL語言中最常用的基本語法。通過本節(jié)課程學(xué)習(xí)，學(xué)員可以設(shè)計(jì)一些簡(jiǎn)單的FPGA程序，掌握組合邏輯和時(shí)序邏輯電路的設(shè)計(jì)方法。通過實(shí)戰(zhàn)訓(xùn)練，學(xué)員可以對(duì)Verilog HDL語言有更深入的理解和認(rèn)識(shí)。

1.Verilog HDL語言簡(jiǎn)介
2.Verilog HDL語言邏輯系統(tǒng)
3.Verilog HDL操作數(shù)和操作符
4.Verilog HDL和VHDL語言的對(duì)比
5.Verilog HDL循環(huán)語句
6.Verilog HDL程序的基本結(jié)構(gòu)
7.Verilog HDL語言的數(shù)據(jù)類型和運(yùn)算符
8.Verilog HDL語言的賦值語句和塊語，阻塞和非阻塞賦值語句的區(qū)別
9.Verilog HDL語言的條件語句，包括IF語句和CASE語句的典型應(yīng)用
10.Verilog HDL語言的其他常用語句
11.Verilog HDL語言實(shí)現(xiàn)組合邏輯電路
12.Verilog HDL語言實(shí)現(xiàn)時(shí)序邏輯電路
第三階段
  雖然利用第二階段課程學(xué)到的HDL基本語法可以完成大部分的FPGA功能，但相對(duì)復(fù)雜的FPGA系統(tǒng)設(shè)計(jì)中，如果能夠合理的應(yīng)用Verilog HDL的高級(jí)語法結(jié)構(gòu)，可以達(dá)到事半功倍的效果。通過第三天課程的學(xué)習(xí)，學(xué)員可以掌握任務(wù)（TASK），函數(shù)（FUNCTION）和有限狀態(tài)機(jī)（FSM）的設(shè)計(jì)方法，可以更好的掌握FPGA的設(shè)計(jì)技術(shù)。此外，本節(jié)課程還介紹了QuartusII軟件的兩個(gè)常用的高級(jí)工具－SignalTAP和LogicLock，可以提高FPGA設(shè)計(jì)和調(diào)試的效率。

1. TASK和FUNCTION語句的應(yīng)用場(chǎng)合
2. Verilog HDL高級(jí)語法結(jié)構(gòu)－任務(wù)（TASK）
3. Verilog HDL高級(jí)語法結(jié)構(gòu)－任務(wù)（FUNCTION）
4. 有限狀態(tài)機(jī)(FSM)的設(shè)計(jì)原理及其代碼風(fēng)格
5. 邏輯綜合的原則以及可綜合的代碼設(shè)計(jì)風(fēng)格
6. SignalTap II在線邏輯分析儀使用方法
7. Logic Lock邏輯鎖定工具使用技巧
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