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低電壓差分信號（LVDS）是EIA/TIA-644標準中定義的總線技術。這種技術的特點是通過使用差分信號有較低的電壓擺幅，從而具備Gbps數據速率的能力。這種技術相對單端技術的優勢包括消除差分線路上傳輸的兩個平衡信號的電磁干擾，加強了抗噪聲能力。但是，當并非所有的LVDS輸入都使用的時候，我們必須注意，因為浮接輸入端可能會引入噪聲從而導致數據錯誤。所以當LVDS輸入端不使用的時候需要進行合適的端接。 圖1為不使用的LVDS輸入端端接方案舉例。 不使用的LVDS輸入端將使用差分信號端間擺幅大于200mV的差分輸入電壓進行端接。 假設理想的共模電壓為1.25V，且差分信號端間需要400mV的電壓，那么所需的電流為4mA。因此V1電壓為1.45V，V0電壓為1.05V。 若Vdd為2.5V， R1=（Vdd-V1）/4mA=（2.5-1.45）/4mA=262.5Ω R2=V0/4mA=1.05/4mA=262.5Ω 若Vdd為3.3V， R1=（Vdd-V1）/4mA=（3.3-1.45）/4mA=462.5Ω R2=V0/4mA=1.05/4mA=262.5Ω 大多數LVDS輸入的共模范圍很廣。例如，典型輸入共模電壓為1.25V的網絡器件其輸入共模范圍可能為0～1.8V。因此，只要在器件共模范圍內，信號端間的電壓差大于200mV，未使用的LVDS輸入端就可以正確地被端接。換句話說，下面的端接方式也是可行的。 若Vdd=2.5V， R=（Vdd-0.4）/4mA=（2.5-0.4）/4mA=525Ω 或 R=1kΩ，可以得到差模電壓約為227mV（>200mV） 這種端接的方案減少了所需電阻的個數。不足之處是在印刷電路板上無法接觸LVDS輸入的負端接端。 使用同樣的端接方案，如果需要考慮到所占用的板空間，可以采用一組LVDS輸入端接的方法。例如，10個正端子可以使用一個上拉電阻上拉。選擇這個上拉電阻值的時候，要考慮到保證所有差分端子間的電壓差大于200mV。 這種方法組成圖4所示的等效輸入電阻網絡。 若Vdd＝2.5V，R可以為100Ω，提供220mV的差模電壓，計算公式如下；一組有10個正端子的網絡有10個并聯電阻，其等效阻抗為100Ω。因此總電流為： I=Vdd/（R+10）=2.5/（100+10）=22.73mA 根據基爾霍夫電流定律，支路電流為： Ib=22.73/10=2.273mA 因此每個端子間的差模電壓為： Vdiff=2.273mA×100=227.3mV Vdiff大于最小差模電壓幅度200mV，所以這種端接方式可行。 注意，這些公式中使用的電阻值不是標準的電阻值。 |
