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作者：一博科技SI工程師陳德恒 摘要： 隨著電子設(shè)計(jì)領(lǐng)域的高速發(fā)展，產(chǎn)品越來(lái)越小，速率越來(lái)越高，信號(hào)完整性越來(lái)越成為一個(gè)硬件工程師需要考慮的問(wèn)題。串?dāng)_，阻抗匹配等詞匯也成為了硬件工程師的口頭禪。電路板尺寸變小，成本要求提高，電路板層數(shù)變少，使得布線密度越來(lái)越大，串?dāng)_的問(wèn)題也就越發(fā)嚴(yán)重。本文從3W規(guī)則，串?dāng)_理論，仿真驗(yàn)證幾個(gè)方面對(duì)真實(shí)世界中的串?dāng)_控制進(jìn)行量化分析。 引言： 信號(hào)頻率升高，上升沿越來(lái)越陡，電路板尺寸越來(lái)越小，成本要求越來(lái)越高，是當(dāng)今電子設(shè)計(jì)的趨勢(shì)。尤其在消費(fèi)類電子產(chǎn)品上，基本都是四層或者六層板，除去必要的電源地平面，其他層密密麻麻全走著信號(hào)。串?dāng)_也成為了一個(gè)最常見(jiàn)的問(wèn)題。串?dāng)_的危害巨大，直接影響著信號(hào)是否能夠正確的接收。對(duì)于串?dāng)_，業(yè)內(nèi)通常有3W規(guī)則的說(shuō)法，只要走線沒(méi)有達(dá)到3W，就會(huì)引起一些硬件工程師的恐慌。是否一定要3W？如何去盡量的避免串?dāng)_？對(duì)串?dāng)_有一個(gè)量化的概念將會(huì)讓我們的設(shè)計(jì)更加有把握。 1. 3W規(guī)則 在PCB設(shè)計(jì)中為了減少線間串?dāng)_，應(yīng)保證線間距足夠大，當(dāng)線中心間距不少于3倍線寬時(shí)，則可保持大部分電場(chǎng)不互相干擾，這就是3W規(guī)則。如（圖1）所示。 
圖1 3W規(guī)則只是一個(gè)籠統(tǒng)的規(guī)則，在實(shí)際的PCB設(shè)計(jì)中，若死板地按照3W規(guī)則來(lái)設(shè)計(jì)會(huì)導(dǎo)致成本的增加。 無(wú)法滿足3W規(guī)則時(shí)，可以通過(guò)對(duì)串?dāng)_的量化的理解，來(lái)改變一些其他的參數(shù)保持信號(hào)完整性。 2. 串?dāng)_理論 當(dāng)信號(hào)沿傳輸線傳播時(shí)，信號(hào)路徑和返回路徑之間將產(chǎn)生電力線；圍繞在信號(hào)路徑和返回路徑周圍也有磁力線圈。這些場(chǎng)并不是被封閉在信號(hào)路徑和返回路徑之間的空間內(nèi)。相反，它們會(huì)延伸到周圍的空間。我們把這些延伸出去的場(chǎng)稱為邊緣場(chǎng)。這些邊緣場(chǎng)將會(huì)通過(guò)互容與互感轉(zhuǎn)化為另一條線上的能量。而串?dāng)_的本質(zhì)，其實(shí)就是傳輸線之間的互容與互感。 2.1 容性耦合 容性耦合示意圖如下（圖2）：
圖2 容性耦合電流為：
其中Cm為一個(gè)上升沿所覆蓋的傳輸線長(zhǎng)度的電感，V為信號(hào)幅值。
其中Cml為分布電容（單位長(zhǎng)度電容），v為傳輸速度，RT為上升時(shí)間。
2.2 感性耦合 感性耦合示意圖如下（圖3）：
圖3 感性耦合電壓為：
2.3 近端串?dāng)_與遠(yuǎn)端串?dāng)_ 由靜態(tài)線耦合到動(dòng)態(tài)線上的串?dāng)_分成兩部分，一部分往與信號(hào)方向相同，傳至接收端方向，我們把它叫做遠(yuǎn)端串?dāng)_或者前向串?dāng)_。另一部分與信號(hào)方向相反，傳至發(fā)送端方向，我們把它叫做近端串?dāng)_或者后向串?dāng)_。 如下圖（圖4）所示：
圖4 后向串?dāng)_幅值不增加，持續(xù)時(shí)間隨著耦合長(zhǎng)度增加而增加。前向串?dāng)_時(shí)間與信號(hào)同時(shí)傳播，幅度隨著耦合長(zhǎng)度增加而增加，最終達(dá)到飽和。 2.4 飽和時(shí)間 當(dāng)一個(gè)完整的上升（下降）延完成時(shí)，近端串?dāng)_飽和。近端串?dāng)_飽和時(shí)間為信號(hào)的上升時(shí)間RT，所以近端串?dāng)_飽和長(zhǎng)度為RT*v。 理想條件下，微帶線的遠(yuǎn)端串?dāng)_在幅值達(dá)到信號(hào)幅值的1/2時(shí)飽和。帶狀線沒(méi)有遠(yuǎn)端串?dāng)_。 這個(gè)RT*V大概是個(gè)什么樣的概念呢？我們知道，在普通的FR4材料中，我們的V大約為6in/ns。通常我們DDR3跑1066Gbp/s信號(hào)的上升時(shí)間在0.1ns左右（可以根據(jù)上升時(shí)間等于十分之一的信號(hào)周期來(lái)估算信號(hào)的上升時(shí)間）。也就是說(shuō)，當(dāng)耦合長(zhǎng)度達(dá)到600mil時(shí)，噪聲才會(huì)飽和。在實(shí)際走線中，由于一些容性因素，會(huì)將上升時(shí)間拉的更長(zhǎng)。在耦合長(zhǎng)度達(dá)到飽和長(zhǎng)度之前，噪聲大小與耦合長(zhǎng)度成正比。繼續(xù)以DDR3，1066Gbp/s的信號(hào)為例，若達(dá)到飽和長(zhǎng)度時(shí)的噪聲為80mV，則在300mil時(shí)的耦合噪聲為40mV。 2.5 串?dāng)_與阻抗 我們通�？刂谱杩沟姆椒ㄊ歉淖冏呔�與參考平面之間的距離，或者調(diào)整線寬。若線間距與線寬比例保持不變的話。有一個(gè)很有趣的事實(shí)，為了控制阻抗，我們?nèi)绻麥p小了走線與參考平面之間的距離的話，必須同時(shí)減小線寬。減小與平面之間的間距串?dāng)_將減小，而減小線寬串?dāng)_將增加。不管層疊線寬介電常數(shù)如何調(diào)整，串?dāng)_和阻抗正相關(guān)。阻抗變小，串?dāng)_也變小，阻抗變大串?dāng)_也將變大。 本文所有的量化數(shù)據(jù)全部基于阻抗為50ohms時(shí)的仿真，并且在任何時(shí)候，只要阻抗不變，串?dāng)_都可以通過(guò)這些數(shù)據(jù)去做出估值。 |
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