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VGA驅動接口時序設計之2源同步接口 本文節選自特權同學的圖書《FPGA設計實戰演練（邏輯篇）》 配套例程下載鏈接：http://pan.baidu.com/s/1pJ5bCtt 好，有了這些信息，我們可以分析一下這個接口的時序要求，然后對其進行約束。這個輸出的信號，其實是很典型的源同步接口，它的時鐘和數據都是由FPGA來驅動產生的。一般的源同步接口的寄存器模型如圖8.25所示。在我們的這個系統中，發送端是FPGA，而接收端是ADV7123芯片。如果傳輸的速率比較高，那么數據和時鐘上升沿的嚴格對齊則要依靠PLL產生可調相位的時鐘信號來保證。不過，我們這個25MHz或者50MHz的時鐘通過較好的時序分析和約束后，則不必動用PLL。（特權同學，版權所有） 
圖8.25 源同步接口寄存器模型 |
