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VGA驅(qū)動(dòng)接口時(shí)序設(shè)計(jì)之7優(yōu)化 本文節(jié)選自特權(quán)同學(xué)的圖書《FPGA設(shè)計(jì)實(shí)戰(zhàn)演練（邏輯篇）》 配套例程下載鏈接：http://pan.baidu.com/s/1pJ5bCtt 最后，再次編譯系統(tǒng)，查看時(shí)序報(bào)告。如圖8.41和圖8.42所示，我們看到數(shù)據(jù)總線的Setup和Hold時(shí)間的余量都很充足，這樣看來，我們的設(shè)計(jì)達(dá)到了時(shí)序收斂的目的。（特權(quán)同學(xué)，版權(quán)所有） 
圖8.41 setup時(shí)間時(shí)序分析報(bào)告
圖8.42 hold時(shí)間時(shí)序分析報(bào)告 為了幫助大家進(jìn)一步的理解時(shí)序的概念，這里可以找一條路徑，將他們的建立時(shí)間和保持時(shí)間波形圖同時(shí)拉出來，如圖8.43所示，大家便可一目了然。建立時(shí)間和保持時(shí)間會分別使用他們最壞的情況進(jìn)行分析，然后得出相應(yīng)的時(shí)序余量。左圖的豎線條是時(shí)鐘的latch沿，我們看在它前面9.713ns數(shù)據(jù)都是保持穩(wěn)定的，完全滿足ADV7123芯片datasheet上的0.2ns建立時(shí)間要求；右圖的豎線條是保持時(shí)間的latch沿，它和launch沿是對齊的，我們看到它以后大約3.9ns數(shù)據(jù)才會發(fā)生變化，也完全滿足ADV7123芯片datasheet上的1.5ns保持時(shí)間要求。（特權(quán)同學(xué)，版權(quán)所有）
圖8.43 某路徑的setup時(shí)間和hold時(shí)間波形示意圖 |
