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仿真驗證概述 本文節選自特權同學的圖書《FPGA設計實戰演練（邏輯篇）》 配套例程下載鏈接：http://pan.baidu.com/s/1pJ5bCtt 仿真測試是FPGA設計流程中必不可少的步驟。尤其在FPGA規模和設計復雜性不斷提高的今天，畫個簡單的原理圖或寫幾行代碼直接就可以上板調試的輕松活兒已經一去不復返。一個正規的設計需要花費在驗證上的工作量往往可能會占到整個開發流程的70%左右。驗證我們通常分為仿真驗證和板級驗證，在設計初步完成功能甚至即將上板調試前，通過EDA仿真工具模擬實際應用進行驗證是非常有效可行的手段，它能夠盡早的發現設計中存在的各種大小bug，避免設計到了最后一步才返工重來。因此，仿真在整個驗證中的重要性可見一斑。（特權同學，版權所有） 提到仿真，我們通常會提testbench的概念。所謂testbench，即測試平臺，詳細的說就是給待驗證的設計添加激勵，同時觀察它的輸出響應是否符合設計要求。如圖9.1所示，測試平臺就是要模擬一個和待驗證設計相連接的各種外圍設備。（特權同學，版權所有） 
圖9.1 設計與驗證 初學者在剛接觸仿真這個概念的時候，可能以為仿真只是簡單的用一些開發軟件自帶的波形發生器產生一些激勵，然后觀察一下最后的波形輸出就完事了。但是對于大規模的設計，用波形產生激勵是不現實的，觀察波形的工作量也是可想而知的。例如，對于一個16位的輸入總線，它可以有65536種組合，如果每次隨機產生一種輸入，那用波形豈不累死人。再說輸出結果的觀察，對應65536種輸入的65536種輸出，看波形肯定讓人花眼繚亂。所以，testbench應該有更高效的測試手段。對于FPGA的仿真，使用波形輸入產生激勵是可以的，觀察波形輸出以驗證測試結果也是可以的，波形也許是最直觀的測試手段，但絕不是唯一手段。（特權同學，版權所有） 如圖9.2所示，設計的測試結果判斷不僅可以通過觀察對比波形，而且可以靈活的使用腳本命令將有用的輸出信息打印到終端或者產生文本進行觀察，也可以寫一段代碼讓他們自動比較輸出結果。總之，testbench的設計是多種多樣的，它的語法也是很隨意的，不像RTL級設計代碼那么多講究，它是基于行為級的語法，很多高級的語法都可以在腳本中使用。因為它不需要實現到硬件中，它是運行在PC機上的一段腳本，所以相對RTL級可以做得更容易更靈活一些。但是，使用Verilog的驗證腳本也有很多需要設計者留意的地方，它是一種基于硬件語言但是又服務于軟件測試的語言，所以它常常游離于并行和順序之間讓人琢磨不透。不過，只要掌握好了這些關鍵點，是可以很好的讓它服務于我們的測試。（特權同學，版權所有）
圖9.2 驗證輸出 |
