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Xilinx FPGA入門連載7：新建工程 特權同學，版權所有 配套例程和更多資料下載鏈接： http://pan.baidu.com/s/1jGjAhEm 
在本節，我們一起來動手使用ISE創建一個FPGA工程。 首先，我們在電腦的硬盤中創建一個名為“project”的文件夾，注意這個文件夾所在的路徑名稱中不要有任何的中文和符號（下劃線除外），即以數字和子母為主，例如筆者的路徑為“D:\myfpga\DK_SF_SP6\lesson”。 打開ISE，進入主界面后，如圖所示，我們在菜單上點擊“Fileà New Project…”。
在彈出的“New Project Wizard”中，分別做如下的設置： ● “Name”一欄輸入工程名稱，這里建議輸入“sp6”作為工程名稱。 ● “Location”一欄輸入工程所在的文件夾路徑，“D:\myfpga\DK_SF_SP6\lesson\project”即我們前面創建的專用于存放FPGA實例工程的文件夾。其中最后一級的名稱在我們輸入“Name”后自動產生，即為“D:\myfpga\DK_SF_SP6\lesson\project\sp6”，我們建議最后一級自動創建的文件夾由“sp6”修改為“sp6ex1”。 ● “Working Directory”一欄的路徑和“Location”一欄一致即可。 ● “Top-level source type”選擇“HDL”，即以HDL語言方式作為設計工程的頂層模塊。
完成以上設計后，點擊“Next”繼續。 在下一個彈出的“Project Settings”設置界面中，需要做如圖所示的設置。這里分別設置我們所使用FPGA的系列（Family）、器件型號（Device）、封裝（Package）、速度等級（Speed）、綜合工具（Synthesis Tools）、仿真工具（Simulator）、優選語言（PreferredLanguage）等。根據我們所使用的SF-SP6開發套件，大家務必按照圖示進行設定。
完成設定后，點擊“Next”繼續。 接著彈出如圖所示的“Project Summary”界面，將前面設定的所有工程信息羅列出來，便于核對，我們點擊“Finish”完成工程創建。
此時，我們看到如圖所示，在ISE的“Design à Implementation”窗口下，出現了我們新創建工程的工程名“sp6”和器件名稱“xc6slx9-2tqg144”。
并且在文件夾“project”下，自動產生了一個包含3個文件（文件夾）的新文件夾“sp6ex1”。
OK，工程創建完畢，是不是很簡單。不過這只是一個開頭，下面一節我們將要在這個工程中創建Verilog源代碼文件。 |
