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Xilinx FPGA入門連載9：Verilog語法檢查 特權(quán)同學(xué)，版權(quán)所有 配套例程和更多資料下載鏈接： http://pan.baidu.com/s/1jGjAhEm 
繼續(xù)上一個(gè)lesson，我們已經(jīng)創(chuàng)建并且編輯好Verilog源碼文件。現(xiàn)在我們要到ISE中對(duì)這個(gè)源碼進(jìn)行語法檢查。如圖所示，在“Hierarchy”下，我們需要先選中sp6.v這個(gè)源代碼文件。接著在“Processes”中單擊“Synthesize - XST”前面的“+”號(hào)，展開綜合選項(xiàng)。
如圖所示，展開“Synthesize- XST”后，我們看到了4個(gè)選項(xiàng)，雙擊“Check Syntax”這個(gè)項(xiàng)目，即“語法檢查”功能。
數(shù)秒后，我們可以看到“CheckSyntax”選項(xiàng)的前面出現(xiàn)了綠色的勾號(hào)，說明語法檢查完成，并且通過。
與此同時(shí)，在ISE最下方的“Console”窗口中，打印了語法檢查結(jié)果的報(bào)告。如圖所示，這里看到語法檢查沒有發(fā)現(xiàn)任何的errors和warnings。
當(dāng)然了，如果有語法錯(cuò)誤時(shí)，會(huì)是什么情況呢？大家不妨自己動(dòng)手試試，隨便將源代碼中的某個(gè)“；”去掉，在重新進(jìn)行“Check Syntax”后，就可以出現(xiàn)如下的提示和報(bào)告。
語法檢查有一點(diǎn)非常好，就是在ERROR中會(huì)明確定位的具體出錯(cuò)的位置，即某一個(gè)LINE附近（注意是附近，不一定就能準(zhǔn)確定位到錯(cuò)誤的那一行，可能是它的上下行）有錯(cuò)誤，大家可以根據(jù)這個(gè)提示查找錯(cuò)誤。另外必須提醒注意的是，并不是有幾個(gè)ERROR就表示有幾個(gè)實(shí)際的ERROR，可能多個(gè)ERROR對(duì)應(yīng)的是一個(gè)實(shí)際的ERROR。 |
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