|
1 引言 目前，由于頻譜分析儀價(jià)格昂貴，高等院校只是少數(shù)實(shí)驗(yàn)室配有頻譜儀。但電子信息類教學(xué)，如果沒(méi)有頻譜儀輔助觀察，學(xué)生只能從書(shū)本中抽象理解信號(hào)特征，嚴(yán)重影響教學(xué)實(shí)驗(yàn)效果。 針對(duì)這種現(xiàn)狀提出一種基于FPGA的簡(jiǎn)易頻譜分析儀設(shè)計(jì)方案，其優(yōu)點(diǎn)是成本低，性能指標(biāo)滿足教學(xué)實(shí)驗(yàn)所要求的檢測(cè)信號(hào)范圍。 2 設(shè)計(jì)方案 圖1為系統(tǒng)設(shè)計(jì)總體框圖。該系統(tǒng)采用C8051系列單片機(jī)中的 C8051F121作為控制器，CvcloneⅢ系列EP3C40F484C8型FPGA為數(shù)字信號(hào)算法處理單元。系統(tǒng)設(shè)計(jì)遵循抽樣定理，在時(shí)域內(nèi)截取一段適當(dāng)長(zhǎng)度信號(hào)，對(duì)其信號(hào)抽樣量化，按照具體的步驟求取信號(hào)的頻譜，并在LCD上顯示信號(hào)的頻譜，同時(shí)提供友好的人機(jī)會(huì)話功能。該系統(tǒng)最小分辨率為1 Hz，可分析帶寬為0~5 MHz的各種信號(hào)。 由于單片機(jī)C8051 F121內(nèi)部集成A/D轉(zhuǎn)換器，能夠有效測(cè)量自動(dòng)增益控制AGC壓差，計(jì)算出對(duì)輸入信號(hào)的放大倍數(shù);另外，該單片機(jī)內(nèi)置高速控制內(nèi)核和豐富的存儲(chǔ)器，使其能夠控制整個(gè)系統(tǒng);EP3C40F484C8型FPGA內(nèi)置豐富的存儲(chǔ)器資源，確保該系統(tǒng)具有足夠的空間存儲(chǔ)采集的點(diǎn)數(shù)，完成離散傅里葉變換、數(shù)字濾波器、數(shù)字混頻等信號(hào)處理。 3 理論分析 3.1 數(shù)字下變頻FFT 隨著高速A/D轉(zhuǎn)換和DSP技術(shù)的發(fā)展，數(shù)字下變頻的快速傅里葉變換FFT(Fast Fourier Transform)技術(shù)能夠有效減少傳統(tǒng)FFT技術(shù)存在的內(nèi)存不足。在高中頻、高采樣率系統(tǒng)中實(shí)現(xiàn)信號(hào)頻譜的高分辨率、低存儲(chǔ)量和低運(yùn)算量，從而極大提高系統(tǒng)的實(shí)時(shí)性。 圖2為基于數(shù)字下變頻的FFT技術(shù)的實(shí)現(xiàn)原理框圖。 3.2 直接數(shù)字頻率合成器DDS原理 用直接數(shù)字頻率合成器DDS(Direct Digital Synthesiz-er)原理實(shí)現(xiàn)掃頻信號(hào)的信號(hào)源主要由參考頻率源、相位累加器、正弦波采樣點(diǎn)存儲(chǔ)RAM、數(shù)模轉(zhuǎn)換器及低通濾波器構(gòu)成。設(shè)參考頻率源頻率為fclk，計(jì)數(shù)容量為2N的相位累加器(N為相位累加器的位數(shù))，若頻率控制字為M，則DDS系統(tǒng)輸出信號(hào)的頻率為fout=fclk/2N×M，而頻率分辨率為△f=fclk/2N。為達(dá)到輸出頻率范圍為5 MHz的要求，考慮到實(shí)際低通濾波器性能的限制，fclk為200 MHz，相位累加器的位數(shù)為32位。其中高10位用做ROM地址讀波表(1個(gè)正弦波周期采樣1 024個(gè)點(diǎn))，頻率控制字也為32位，這樣理論輸出頻率滿足要求。 4 系統(tǒng)硬件設(shè)計(jì) 4.1 AGC電路 輸入信號(hào)經(jīng)高速A/D采樣，信號(hào)幅度必須滿足A/D的采樣范圍，最高為2-3V，因此該系統(tǒng)設(shè)計(jì)應(yīng)加AGC電路。AGC電路采用AD603型線性增益放大器。圖3為AGC電路。 4.2 A/D轉(zhuǎn)換電路 ADS2806是一款12位A/D轉(zhuǎn)換器，其特點(diǎn)為：無(wú)雜散信號(hào)動(dòng)態(tài)范圍(SFDR)為73 dB;信噪比(SNR)為66 dB;具有內(nèi)部和外部參考時(shí)鐘;采樣速率為32 MS/s。圖4為ADS2806的電路。為使A/D轉(zhuǎn)換更穩(wěn)定，在A/D轉(zhuǎn)換器的電源引腳上增加濾波電容，抑制電源噪聲。該電路結(jié)構(gòu)簡(jiǎn)單，在時(shí)鐘CLK的驅(qū)動(dòng)下，數(shù)據(jù)端口實(shí)時(shí)輸出數(shù)據(jù)，供FPGA讀取。 4.3 FPGA及外圍接口模塊 選用CycloneⅢ系列EP3C40F484型FPGA，該器件內(nèi)部有39 600個(gè)LE資源，有1 134 000 bit的存儲(chǔ)器，同時(shí)還有126個(gè)乘法器和4個(gè)PLL鎖相環(huán)。由于該器件內(nèi)部有大量資源，因而可滿足其內(nèi)部實(shí)現(xiàn)數(shù)字混頻、數(shù)字濾波、以及FFT運(yùn)算。FP -GA正常工作時(shí)，主要需要的外部接口有：時(shí)鐘電路、JTAG下載電路、配置器件及下載電路。圖5為FPGA的外圍接口電路。 5 系統(tǒng)軟件設(shè)計(jì) 系統(tǒng)軟件設(shè)計(jì)包括單片機(jī)和FPGA兩部分，單片機(jī)作為整個(gè)系統(tǒng)的核心控制單元，主要負(fù)責(zé)系統(tǒng)的初始化、鍵盤(pán)輸入控制以及LCD顯示等功能;而FPGA的高速并行計(jì)算性能使其很適合進(jìn)行實(shí)時(shí)性要求較高的信號(hào)處理運(yùn)算。系統(tǒng)軟件流程如圖6所示。 系統(tǒng)上電后，單片機(jī)分別初始化系統(tǒng)各個(gè)模塊，寫(xiě)入默認(rèn)的CIC、FIR濾波器參數(shù)和寫(xiě)入默認(rèn)的數(shù)字混頻器頻率值。初始化完成后，系統(tǒng)開(kāi)始以默認(rèn)的中心頻率和分辨率分析頻譜，進(jìn)入等待鍵盤(pán)輸入狀態(tài)。當(dāng)用戶通過(guò)鍵盤(pán)重新輸人中心頻率和分辨率等參數(shù)后，單片機(jī)重新刷新LCD，同時(shí)可通過(guò)鍵盤(pán)操作LCD上的畫(huà)面，移動(dòng)光標(biāo)，利用軟件計(jì)算對(duì)應(yīng)光標(biāo)處的頻率值并在LCD上顯示，而且還可以對(duì)整個(gè)圖像進(jìn)行放縮以方便觀察頻譜。 6 測(cè)量結(jié)果分析 先通過(guò)Matlab軟件進(jìn)行仿真，分別用程序測(cè)試頻率為20 Hz的正弦波方波，系統(tǒng)仿真結(jié)果如圖7所示。從圖7a看出20 Hz正弦波頻譜是一條譜線，其周圍只有很少泄漏頻率分量，符合理想情況。圖7b是20 Hz方波的分析結(jié)果，其基波，第三、第五、第七次諧波的幅度滿足1、1/3、1/5、1/7、1，9的理論結(jié)果。 7 結(jié)束語(yǔ) 該系統(tǒng)能夠方便地在LCD上顯示信號(hào)的頻譜結(jié)構(gòu)圖。操作簡(jiǎn)單，便于學(xué)生進(jìn)行操作，有助于實(shí)驗(yàn)教學(xué)課上學(xué)生更直觀認(rèn)識(shí)信號(hào)頻譜結(jié)構(gòu)，從而促進(jìn)實(shí)驗(yàn)課教學(xué)。 |
