|
Xilinx FPGA入門連載24：PLL實例之基本配置 特權同學，版權所有 配套例程和更多資料下載鏈接： http://pan.baidu.com/s/1jGjAhEm 
可以復制上一個實例sp6ex7的整個工程文件夾，更名為sp6ex8。然后在ISE中打開這個新的工程。 如圖所示，在“Design à Implementation”下的任意空白處單擊鼠標右鍵，彈出菜單中選擇“New Source …”。
在彈出的“New Source Wizard à Select Source Type”下，如圖所示，選擇文件類型為“IP (CORE Generator & Architecture Wizard)”。“File name”可以給新創建的PLL取個名字，我們命名為“pll_controller”。“Location”即生成的新文件所有相關源文件的存儲路徑，默認即為當前工程路徑下的一個名為“ipcore_dir”的文件夾中，通常我們不需要更改它。點擊“Next”繼續。
接著進入“New Source Wizard à Select IP”頁面，如圖所示，選擇IP核類型為“FPGA Features andDesign à Clocking à Clocking Wizard”。點擊“Next”繼續。
如圖所示，前面的配置信息在“New Source Wizard à Summary”頁面重新羅列供review。點擊“Finish”繼續。
此時，我們注意到Design界面下有如圖所示的“Creating:pll_controller.xco”的提示信息，大家需要耐心等待一會，新建的PLL模塊正在創建中，隨后將會彈出PLL的配置頁面。
如圖所示，在彈出的PLL配置頁面Page1中，主要設置“Input Clock Information”下的輸入時鐘頻率，這里我們在“Value”下輸入“25”MHz。其他的配置通常使用默認即可，大家也可以點擊右下角的“Datasheet”查看文檔，確認相關設置的具體含義。
在page2中，如圖所示，我們設置CLK_OUT1的輸出時鐘頻率為12.5（單位：MHz），同時勾選CLK_OUT2、CLK_OUT3和CLK_OUT4，并且分別設置它們的頻率為25、50和100（MHz）。
Page3中，如圖所示，勾選“RESET”和“LOCKED”這兩個接口。RESET即整個PLL的復位信號，LOCKED則是PLL輸出時鐘正常工作的指示信號。
完成上面的配置，在Page5中，如圖所示，所有相關的配置信息都在此羅列出來了，供review。
與此同時，如圖所示，在PLL配置頁面的右側，所有可用于連接到我們的邏輯中的信號接口也都一覽無余，非常直觀。
最后，在page6中，如圖所示，PLL模塊配置完成后，將會生成的所有相關源文件都羅列出來了。
我們可以點擊PLL配置頁面右下角的“Generate”生成當前配置。
如圖所示，在“Design à Implementation”中出現了剛剛配置的pll_controller模塊，選中它，然后在“Processes”中，我們可以雙擊“View HDL Instantiation Template”打開PLL文件的例化模板。
如圖所示，這邊是pll_controller的例化模板，我們把它復制到我們的設計模塊中，然后更改“()”內的信號名稱，和我們的模塊信號名稱一致。具體請參考設計實例的源代碼。
|
