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Xilinx FPGA入門連載28：基于Chipscope的超聲波測距調試之Chipscope配置 特權同學，版權所有 配套例程和更多資料下載鏈接： http://pan.baidu.com/s/1jGjAhEm 
可以復制上一個實例sp6ex9的整個工程文件夾，更名為sp6ex10。然后在ISE中打開這個新的工程。接著將這個工程的各個功能模塊代碼輸入的相應的設計文件中。除了chipscope功能，這個工程的代碼層次如下所示。
如圖所示，在“Design à Implementation”下的任意空白處單擊鼠標右鍵，彈出菜單中選擇“New Source …”。
在彈出的“New Source Wizard à Select Source Type”下，如圖所示，選擇文件類型為“ChipScope Definition and Connection file”。“File name”可以給新創建的文件取個名字，我們命名為“chipscope_debug”。“Location”即生成的新文件所有相關源文件的存儲路徑，默認即為當前工程路徑下，通常我們不需要更改它。點擊“Next”繼續。
如圖所示，前面的配置信息在“New Source Wizard à Summary”頁面重新羅列供review。點擊“Finish”繼續。
隨后，我們可以看到代碼層次結構中多了一個名為“chipscope_debug.cdc”的文件，如圖所示。
雙擊“chipscope_debug.cdc”文件，可以進行chipscope基本參數的配置。 第1個頁面，如圖所示，不需要我們做任何設置，都是一些默認不可更改的信息。點擊“Next”繼續。
第2個頁面，也不需要做設置，如圖所示，繼續點擊“Next”。
第3個頁面，“Trigger Parameters”頁面，如圖所示，“Number of Input Trigger Ports”可以設置觸發端口（或者通道）數量，我們選擇“1”，隨后在“Trigger Width”即觸發位寬上我們也設置“1”。“Match Type”即觸發類型我們選擇“Basic w/edges”。 這里簡單的說明一下，每一個Trigger Ports都可以有最多16bit的位寬，我們可以設置多個Trigger Ports，不同Trigger Ports之間也可以進行豐富的各種組合觸發方式，這較之普通的邏輯分析儀要靈活很多。
第4個頁面，“Capture Parameters”頁面，如圖所示，設置“Data Depth”，即采樣深度為8192，這個采樣深度雖然越大越有利于調試，但是必須考慮FPGA片內的存儲器資源情況，若設置的深度導致總存儲量超過FPGA資源，則無法通過編譯。“Sample On”選擇“Rising Clock Edge”，即上升沿觸發。
第5個頁面，“Net Connections”頁面，如圖所示。這里可以選擇采樣時鐘和觸發或采樣信號。點擊界面下方的“Modify Connections”。
采樣時鐘的匹配，如圖所示，我們可以做以下3步完成信號的匹配。在右上方的“NetSelections”下面選中“Clock Signals”，然后找到左下方“Net name”為“clk_100khz_en”的信號，選中它，最后點擊右下方的“Make Connections”按鈕。
如圖所示，完成上面的時鐘匹配后，clk_100khz_en信號就出現在了“ClockSignals”下方的“CH:0”的右側，說明采樣時鐘的匹配已經完成。
同樣的方式，如圖所示，我們把led_0_OBUF（即信號ultrasound_echo)信號添加到“Trigger/Data Signals”中。完成匹配后，點擊“OK”。
如圖所示，回到主頁面，點擊“Return to Project Navigator”完成設置。
隨后會彈出如下圖所示的對話框，點擊“是”。
回到ISE中，雙擊“GenerateProgramming File”對整個工程進行編譯。
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