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在2015年國際固態(tài)電路大會上，IMEC和Holst Centre展示了一款高速、緊湊和高度精確的逐次逼近型ADC(或SAR ADC)。這款13位的ADC在1V供電時，功耗僅46μW，相比同類產(chǎn)品，它具有最高的功效。該芯片的SNDR(或信噪比和失真比)為64.1dB。該設(shè)計的點睛之筆是采用了超低功耗的片上后臺校準(zhǔn)，該校準(zhǔn)利用了冗余優(yōu)化糾錯方案。由于該技術(shù)是普適的，所以可被用于許多新的、用于超低功耗無線應(yīng)用的ADC設(shè)計。 超低功耗ADC不可或缺 當(dāng)今的無線電子系統(tǒng)在數(shù)字域中存儲和處理信息。這些系統(tǒng)為與現(xiàn)實世界信號交互，就需要在模擬和數(shù)字信號間進(jìn)行轉(zhuǎn)換。因此，模擬-數(shù)字轉(zhuǎn)換器(或ADC)的發(fā)展，就一直是這些無線系統(tǒng)得以成功的要素之一。為適用于各無線標(biāo)準(zhǔn)(如802.15.14g)，這些ADC就必須要滿足一些嚴(yán)苛的要求：必須低功耗；高的轉(zhuǎn)換速率(以百萬次采樣每秒或MS/s表示)；高分辨率(>10bit)。分辨率表示在整個模擬值范圍，該ADC可以生成的離散值的數(shù)。由于這些值被以二進(jìn)制格式存儲，所以分辨率以位表示。 DAC匹配，精準(zhǔn)設(shè)計的挑戰(zhàn) 在實現(xiàn)ADC的許多方法中，SAR(或逐次逼近型)ADC以其出色功效而備受矚目。SAR ADC使用一個比較器來逐次縮小包含該輸入電壓的范圍。SAR ADC設(shè)計中的一個關(guān)鍵部件是一個內(nèi)部數(shù)字-模擬轉(zhuǎn)換器(或DAC)，它用于驅(qū)動上述比較器。且該DAC的作用也很關(guān)鍵，因為SAR ADC的精度主要由DAC電容器的匹配來限定。該匹配主要受制造工藝和物理設(shè)計的影響。因此，就現(xiàn)代CMOS技術(shù)來說，SAR ADC的固有精度被限定在10至12位。 研究者在尋找解決方案以改進(jìn)DAC匹配。一種方法是擴大器件的尺寸，但它以功效和速度為代價。一種替代方案是，引入校準(zhǔn)，通過測量并校正導(dǎo)致的誤差，來校正電路的缺陷。這些校準(zhǔn)大多在片外實現(xiàn)，因為若在片上實現(xiàn)校準(zhǔn)電路，其功耗相對要高。 解決方案：片上冗余優(yōu)化后臺校準(zhǔn) IMEC和Holst Centre提出了一種創(chuàng)新方案，它成功地在片上實現(xiàn)了低功耗、全自動的后臺校準(zhǔn)。該校準(zhǔn)利用了冗余優(yōu)化錯誤檢測和校正方案。 在模擬-數(shù)字轉(zhuǎn)換過程中引入冗余是另一種流行的處理錯誤的方案。它與校準(zhǔn)不同的地方在于：冗余既不測量也不糾正誤差，而是由轉(zhuǎn)換算法簡單地決定容忍或拋棄轉(zhuǎn)換結(jié)果。為使某些校準(zhǔn)技術(shù)能發(fā)揮效用通常需要結(jié)合校準(zhǔn)和冗余這兩種方法。在我們的設(shè)計中，冗余不僅方便了上面提出的后臺校準(zhǔn)，它還放寬了對DAC建立時間的要求，并通過使用雙模式比較器降低了功耗。 這款A(yù)DC共使用了15個周期來執(zhí)行一個13位的轉(zhuǎn)換。雙模式比較器首先工作在低功耗模式(模式1)，并在最后5個周期，切換到高精度模式(模式2)，從而將功耗降低一半。但仍存在兩個錯誤。首先，DAC匹配被限制在<10位，這是由于用于DAC電容器、用來減小面積的小元件(0.3 fF)的存在。第二，當(dāng)比較器從模式1切換到模式2時，發(fā)生動態(tài)偏移。 自動化后臺校準(zhǔn)以可忽略不計的面積或功耗的代價，成功地解決了這兩個錯誤。校準(zhǔn)邏輯只應(yīng)用于一組有限、適用于DAC或比較器校準(zhǔn)的SAR代碼。這樣，就有效地減小了由動態(tài)比較器偏移造成的大的初始DNL(或差分非線性)誤差，且同時抑制了由DAC失配造成的INL(或積分非線性)誤差。 
圖1：ADC架構(gòu)。該ADC架構(gòu)包括比較器、SAR邏輯、反饋DAC和校準(zhǔn)邏輯。
圖2：ADC芯片的照片。一款由40nm CMOS工藝實現(xiàn)的超低功耗6.4MS/s、13位ADC。 通過使用這種創(chuàng)新的設(shè)計，IMEC和Holst Centre的研究人員采用40nm CMOS工藝實現(xiàn)了一款6.4MS/s的13位ADC。歸功于低功耗校準(zhǔn)，該ADC實現(xiàn)了10.4bit(或ENOB)的有效位以及先進(jìn)的5.5fJ/每轉(zhuǎn)換步驟(@6.4 MS/s)的能效。總體而言，該芯片功耗為46uW/1V工作電源。該ADC實現(xiàn)了64.1dB的SNDR(或信噪比和失真比)。將SNDR與ENOB綜合起來看，顯示出該ADC具有優(yōu)異的整體動態(tài)性能。相比于類似器件，這款A(yù)DC實現(xiàn)了最佳能效，且同時還在片上整合了用于比較器偏移和DAC失配的后臺校準(zhǔn)技術(shù)。 表1：ADC結(jié)果，性能總結(jié)及與先進(jìn)同類器件的對比。
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