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例說FPGA連載36：DDR控制器集成與讀寫測試之功能概述 特權同學，版權所有 配套例程和更多資料下載鏈接： http://pan.baidu.com/s/1c0nf6Qc 
本實例對Altera提供的DDR2控制器IP核模塊進行讀寫操作。每1.78秒執行一次DDR2的寫入和讀出操作。先是從0地址開始遍歷寫256*64bits數據到DDR2的地址0-1023中；在執行完寫入后，執行一次相同地址的讀操作，將讀出的256*64bits數據寫入到FPGA的片內RAM中。在Quartus II集成的In-System Memory Content Editor中可以查看片內RAM中規律變化的數據。 本實例系統功能框圖如圖4.1所示。
圖4.1 工程實例2功能框圖 |
