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使用FPGA時鐘展頻技術搞定RE測試 特權同學原創，轉載請注明出處 1 關于時鐘展頻應用展頻技術是通過對尖峰時鐘進行調制處理，使其從一個窄帶時鐘變成為一個具有邊帶諧波的頻譜，從而達到將尖峰能量分散到展頻區域的多個頻率段，達到降低尖峰能量，抑制EMI的效果。 
Altera的PLL IP核帶有展頻功能。當然，這種展頻功能塊應該是“硬核”實現，在某些特定器件上才能夠支持。 file:///C:\Users\pc\AppData\Local\Temp\ksohtml\wps3652.tmp.jpg Xilinx FPGA也有很好的時鐘展頻支持，以低端應用的Spartan6為例，官方文檔xapp1065.pdf中有如下描述。
特權同學在實踐中嘗試了一把，非常奏效。某Class A標準的產品在初測RE時，報告如下，明顯很多60MHz基頻的輻射點超出很多。輻射點的能量很集中的一個點上。
如圖所示，使用FPGA對60MHz基頻輸出做了8個頻點的展頻，最終RE報告如圖。 |
