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1 引言 同步在通信系統(tǒng)中占有非常重要的地位,同步系統(tǒng)性能的高低在很大程度上決定了通信系統(tǒng)的質(zhì)量,甚至通信的成敗。相關(guān)器是同步系統(tǒng)的關(guān)鍵部件之一,因此,要求相關(guān)器須有比其它部件更高的可靠性。實際應(yīng)用中,相關(guān)器可用軟件實現(xiàn)也可用硬件電路實現(xiàn),后者更適合于高速數(shù)據(jù)通信中的相關(guān)檢測。本文在總結(jié)一般數(shù)字相關(guān)器設(shè)計的基礎(chǔ)上,設(shè)計實現(xiàn)了一種高性能的數(shù)字相關(guān)器。 數(shù)字相關(guān)器的一般原理如圖1所示。 圖1 數(shù)字相關(guān)器的一般原理 相關(guān)器以數(shù)倍接收數(shù)據(jù)bit速率對所輸入的接收數(shù)據(jù)取樣,每個取樣bit移入數(shù)據(jù)輸入寄存器,然后逐bit地與存貯在基準(zhǔn)寄存器中的基準(zhǔn)字進(jìn)行比較,若兩者一致,輸出正相關(guān)脈沖,若輸入數(shù)據(jù)bit與基準(zhǔn)字補(bǔ)碼相一致,則輸出負(fù)相關(guān)脈沖。正相關(guān)和負(fù)相關(guān)所允許的最大不一致bit數(shù)分別存貯在相關(guān)器的上限寄存器和下限寄存器里。快時鐘頻率一般是慢時鐘的數(shù)十倍,相關(guān)計數(shù)判決在快時鐘的后半周之內(nèi)必須完成。因此,時序控制比較復(fù)雜,而且輸出相關(guān)峰的寬度很窄（半個快時鐘周期）,系統(tǒng)工作時容易造成丟峰、漏峰等不良后果,給系統(tǒng)帶來了潛在的不穩(wěn)定因素,且增加了系統(tǒng)內(nèi)在功耗。為此,本文提出一種用VHDL設(shè)計的在FPGA器件中實現(xiàn)的高速硬件相關(guān)器（無快時鐘,適時運(yùn)算處理）的設(shè)計方法。 3 用VHDL設(shè)計數(shù)字相關(guān)器 用VHDL設(shè)計數(shù)字相關(guān)器的邏輯框圖如圖2所示。 圖2 字相關(guān)器的邏輯框圖 本文用VHDL設(shè)計的數(shù)字相關(guān)器,僅需一個數(shù)據(jù)時鐘,避免了復(fù)雜的時序控制,它采用適時運(yùn)算處理,所得相關(guān)峰的寬度是一個數(shù)據(jù)比特,比較容易捕獲,不會產(chǎn)生丟峰漏峰等不良現(xiàn)象,提高了相關(guān)器的可靠性。 下面給出32－bit數(shù)字相關(guān)器的部分VHDL源程序。 4 FPGA實現(xiàn)32-bit數(shù)字相關(guān)器 本設(shè)計選用XC4044XLA FPGA芯片實現(xiàn),開發(fā)工具是XILINX公司的FoundationSeries3．1i。相關(guān)器僅占該芯片部分資源,該芯片其余資源為同步系統(tǒng)中其它部件所用。下面給出該相關(guān)器測試結(jié)果。給相關(guān)器設(shè)置32位相關(guān)碼：將0F7ADH、96E8H依次由低到高置入相關(guān)碼寄存器中,其接收數(shù)據(jù)中的獨(dú)特碼與相關(guān)碼相同,測試結(jié)果如圖3所示。 圖3測試結(jié)果 5 結(jié)束語 用VHDL設(shè)計在FPGA芯片中實現(xiàn)數(shù)字相關(guān)器,簡化了相關(guān)器復(fù)雜的邏輯電路設(shè)計,降低了相關(guān)器的功耗,提高了相關(guān)器的可靠性。該相關(guān)器已成功地應(yīng)用于某無線通信系統(tǒng)中,性能穩(wěn)定可靠。 |
