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例說FPGA連載43：DDR控制器集成與讀寫測試之DDR2引腳電平設置 特權同學，版權所有 配套例程和更多資料下載鏈接： http://pan.baidu.com/s/1c0nf6Qc 
DDR2的標準IO電平不是我們接觸最多的3.3V TTL，而是1.8V的“SSTL-18 Class I”標準，那么這個電平標準，在FPGA中如何設置？ 我們可以先點擊Quartus II的菜單“Assignments à Pin Planner”，打開Pin Planner如圖4.18所示。這里可以做FPGA信號和實際芯片die引腳的映射，包括引腳的電平標準、電流強度、片內上下拉、偏斜率等等參數都可以在這里配置。這種靈活的引腳可配置性，其實也是FPGA可編程靈活性的一大體現。
圖4.18 Pin Planner界面 在這個Pin Planner界面中，我們可以先看看“Top View – Wire Bond”這個視圖。如圖4.19所示，在芯片引腳視圖的外側，有8個小矩形框分別標示了IO BANK號，圖中對應不同的顏色表示了不同的IO BANK。
圖4.18 引腳視圖 若是“Top View – Wire Bond”沒有出現不同的IO BANK標示，那么我們可以在這個視圖的空白處點擊右鍵，如圖4.19所示，然后單擊“Show I/O Banks”選項打開。
圖4.19 引腳視圖的右鍵菜單 FPGA的電平標準，通常是以IO BANK為單位進行劃分的，對于一顆FPGA芯片，它通常會根據實際情況，將一些就近的引腳劃分在同一個IO BANK中，并且一顆FPGA芯片總會或多或少劃分出幾個IO BANK來。不同的IO BANK可以有不同的IO電平標準，但是在同一個IO BANK內的引腳，它們的IO電平標準一定是一樣的。 回到我們的應用中來，在我們的核心板上，大都是的IO BANK的電平都是3.3V的，而DDR2引腳所使用的IO BANK則是1.8V。如圖4.20所示，在原理圖設計上，VCCIO電壓供1.8V的BANK3、BANK4和BANK5，都連接了DDR2的引腳。
圖4.20 FPGA供電電路 基于此，我們在FPGA內部的引腳電平標準的設定上，我們也需要做相應的設定。如圖4.21所示，我們在“I/O Standard”一列中，對應DDR2引腳，選擇它們的電平標準為“SSTL-18 Class I”。
圖4.21 DDR2引腳電平設置 |
