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例說FPGA連載57：液晶驅(qū)動功能概述 特權(quán)同學(xué)，版權(quán)所有 配套例程和更多資料下載鏈接： http://pan.baidu.com/s/1c0nf6Qc 
本實(shí)例基本是移植工程實(shí)例5，將vga_ctrl.v模塊替換為lcd_ctrl.v模塊，也即VGA顯示器的驅(qū)動要更迭為LCD顯示屏的驅(qū)動。我們所使用的LCD顯示屏是一款7寸大小、800*480分辨率、數(shù)字接口驅(qū)動的液晶屏。 與VGA顯示驅(qū)動的時序相比，LCD顯示驅(qū)動的時序大同小異。LCD輸出的色彩信號是直接通過565的RGB并口數(shù)字信號（即5bit代表R色彩，6bit代表G色彩，5bit代表B色彩）傳輸?shù)模?/font>VGA輸出的色彩信號，最終雖然是3個分別代表RGB的0~0.7V模擬電平，但是由于FPGA不能直接輸出模擬信號，所以它們通過一顆3路的高速ADC芯片ADV7123來實(shí)現(xiàn)電平轉(zhuǎn)換，因此在我們的FPGA驅(qū)動實(shí)現(xiàn)中，起始輸出的也是和LCD一樣的565的RGB數(shù)字信號。 VGA的同步信號是HSYNC和VSYNC，它們在每行或每場數(shù)據(jù)的空閑產(chǎn)生高脈沖來達(dá)到同步的目的；而我們所使用的LCD，其信號同步方式不僅可以使用和VGA類似的HSYNC和VSYNC信號，也可以使用DE信號來實(shí)現(xiàn)同步。當(dāng)然了，無論是HSYNC/VSYNC同步方式，還是DE同步方式，對我們內(nèi)部驅(qū)動時序的邏輯計(jì)數(shù)要求都是差不多的。如圖8.1所示，DE和HSYNC/VSYNC擺在一起，它們的關(guān)系一目了然。DE脈沖有效（高電平）期間，表示當(dāng)前的RGB數(shù)據(jù)是有效的，即顯示在顯示屏上的像素點(diǎn)色彩數(shù)據(jù)。
圖8.1 基于HSY/VSY和DE的LCD驅(qū)動時序波形 相對于HSYNC/VSYNC驅(qū)動，DE驅(qū)動方式反而更簡潔一些，它的時序波形如圖8.2所示。
圖8.2 基于DE的LCD驅(qū)動時序波形 為了便于實(shí)際的驅(qū)動計(jì)數(shù)器的時序產(chǎn)生，我們還是需要和HSYNC/VSYNC驅(qū)動方式一樣，對行和列計(jì)數(shù)器的同步脈沖、后沿脈沖、顯示脈沖、前沿脈沖做定義，它的脈沖計(jì)數(shù)參數(shù)如表8.1所示。注意列的單位為“行”，而行的單位為“基準(zhǔn)時鐘周期數(shù)”，即33MHz時鐘脈沖數(shù)。 表8.1 LCD驅(qū)動時序參數(shù)表
本實(shí)例連接VIP1核心板和SF-L70子板進(jìn)行實(shí)驗(yàn)。通過移植工程實(shí)例5的驅(qū)動代碼，可以產(chǎn)生7寸800*480液晶屏的驅(qū)動時序。該實(shí)例的功能框圖如圖8.3所示。
圖8.3工程實(shí)例6功能框圖 |
