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模數(shù)轉換器是現(xiàn)代數(shù)字通信系統(tǒng)中十分重要的單元。與模擬信號相比，數(shù)字信號具有便于存儲、轉移、保真度和可靠性高等優(yōu)點。但是因為人們所處的世界是連續(xù)的模擬環(huán)境，其中所有(物理、化學、生物等)信號都是模擬的，這是數(shù)字電路無法直接處理的。因此，必須借助于ADC將從外部采集來的模擬信號轉變成數(shù)字信號，才能由數(shù)字電路處理，然后再以適當?shù)姆绞捷敵�。隨著無線通信系統(tǒng)和手持設備的快速發(fā)展，ADC的功耗已經(jīng)成為ADC設計中的主要問題。特別是在移動電話、數(shù)碼相機、手持存儲設備等應用中，減小ADC的功耗已成為必然的趨勢。本文通過對比較器進行特殊的處理，去掉了ADC中的采樣保持電路，并且引入運放共享(op-amp shar-ing)技術，從而完成了一個分辨率為10bit、采樣頻率為60 MHz、功耗為15 mW的全差分流水線低功耗ADC的設計。 1 ADC第一級的設計 在傳統(tǒng)流水線ADC結構中，為了減小MDAC和比較器之間時鐘不匹配帶來的動態(tài)誤差，通常需要引入一個采樣保持電路來保證MDAC和比較器具有同樣的采樣電平。雖然，采樣保持器的引入可以很大程度的減小ADC的動態(tài)誤差。但是，為保證整個ADC的精度，采樣保持電路的精度必須高于ADC的要求。這就要求采樣保持電路中的運放必須有足夠高的增益和足夠大的帶寬，因此采樣保持器就成為整個ADC功耗最大的一個模塊，通常要消耗整個ADC器件1／5到1／4的功耗。 傳統(tǒng)無采樣保持電路ADC的第一級結構如圖1所示。在ψ2時刻，比較器對閾值電壓VTH進行采樣，與此同時，MDAC處于對余量電壓進行放大的狀態(tài)。當ψ1到來時，MDAC和比較器同時對模擬輸入信號進行采樣。MDAC在ψ1P下降沿采到V2，但是由于比較器前置放大器存在一個△t的延時，所以比較器實際采到并決定輸出比特值的電壓是在ψ1P下降沿前△t時刻采到的V1。換一句話說，由于前置放大器存在延時，比較器采到的電壓值要比V2早，故與V2存在一個Ve的差值。而Ve與輸入頻率、最大斜率等參數(shù)有關，其每級1．5 bit的傳遞函數(shù)如下式所示： 式中，Dn可取-1，0，1。它的誤差容忍范圍(即Ve的最大值)為1／4VREF。假設輸入信號為Vin=VREFsin(2πfint)，fin為其輸入頻率，那么，它的最大斜率可以表示為： 所以，△t時間的不匹配所引入的Ve可以表示為2πfinVREF△t�？梢姡斎朐娇欤琕e越大。對于每級2．5 bit的ADC，Ve允許的最大值為1／8 Vref。 為了消除Ve，本設計中采用改進的ADC第一級結構，其電路如圖2所示。其中比較器有兩個分開的電容，在φ1時候，分別對信號和閾值電壓VTH進行采樣。φ1結束時，前置放大器有一段時間Tamp對φ1p下降沿采到的信號進行放大。這就避免了由于前置放大器延時所引入的△t，消除了Ve，因此也就提高了第一級電路的動態(tài)性能。 2 運放分享技術 流水線ADC是在兩相非交疊時鐘的控制下，使各流水線子級在采樣和保持狀態(tài)之間切換。流水線ADC相鄰兩級的控制時間是相反的，當前一級處于采樣狀態(tài)時，后一級處于保持狀態(tài)。運放只有在保持狀態(tài)時，才能真正被用到，在采樣狀態(tài)，運放實際處于重置狀態(tài)，輸出是短接的。所以，可以利用流水線ADC的這一特性，使相鄰兩級共用一個運放，從而減小功耗。 本設計采用4級2．5 bit加一個2 bit Flash的ADC結構。由于運放共享技術的引入，運放的數(shù)量從原來的4個減少到了2個，因而大大減小了功耗，優(yōu)化了設計。其運放共享技術原理圖如圖3所示，與傳統(tǒng)流水線ADC相比，它只是添加了開關ISO1租ISO2來對運放的輸入進行切換。但開關ISO1和ISO2的引入又會引發(fā)其他問題，如ISO1和ISO2的開關電阻會加大信號通路的阻值，同時，這些電阻和寄生電容的結合會產(chǎn)生一個零點，而這會引起閉環(huán)電路的過沖和震蕩。所以，必須對這些開關進行優(yōu)化，以減小過沖并避免震蕩。增加開關的尺寸可以減小開關的阻值，但是又會增加寄生電容，減小反饋系數(shù)，降低閉環(huán)的帶寬，導致閉環(huán)速度降低。 3 運放的具體設計 在選取運放結構時，需要對運放增益、帶寬、輸出擺幅、速度、功耗和穩(wěn)定性等方面進行綜合考慮和折中。隨著工藝尺寸的不斷縮小和供電電壓的不斷降低，兩級運放比單級運放具有更高的增益和輸出范圍。但是，在速度、功耗、共模反饋，特別是穩(wěn)定性方面，兩級運放也有著明顯的缺陷。本設計中的信號輸入范圍為500mVpp，這樣，折疊式運放(folded-cascode op-amp)已經(jīng)足以滿足擺幅的要求。但為了達到低功耗，高速度，高直流增益以及非常良好的穩(wěn)定性，本設計在第一、二級所用的運放采用折疊式增益增強結構(gain boosting)。其電路結構原理圖如圖4所示。 為了避免出現(xiàn)慢建立(slow settling)和不穩(wěn)定，輔助運放的單位增益帶寬ωadd必須滿足： βωμ式中，ωμ表示主運放的單位增益帶寬，ωp2表示主運放的次極點。 4 仿真結果 筆者在SMIC 0．13μm CMOS工藝下，對整個ADC進行了瞬態(tài)仿真。在60MHz采樣頻率下，其輸入幅度為475mV的正弦信號。那么，在輸入頻率為9MHz時。即可得到圖5所示的FFT頻譜圖。圖中，信號的有效比特數(shù)(ENOB)為9．67bit，無雜散動態(tài)范圍(SFDR)為75．2 dB。整個ADC的功耗為15 mW。可以滿足模擬電路高線性度和低功耗的要求。 5 結束語 本文給出了一種高性能低功耗流水線ADC設計方法，它對比較器進行了特殊處理，并去除了采樣保持電路，同時引入運放共享技術，使電路所需的運放數(shù)目比傳統(tǒng)流水線ADC減少了一半，從而大大降低了功耗。該ADC電路在1．2 V供電電壓下，采樣率可達60 MHz，ENOB為9．67 bit，功耗為15 mW。 |
