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1 引言 在弱信號檢測儀器開發(fā)過程中,選用高精度的A/D轉(zhuǎn)換芯片往往可以給設(shè)計帶來方便｡一般情況下,在對寬頻帶弱信號進(jìn)行檢測時, 不僅要求ADC具有大動態(tài)范圍,同時對ADC的采樣速率也提出了更高的要求｡CS5381是目前市場上動態(tài)范圍和采樣速率兩項指標(biāo)都很突出的一款24位ADC,它的推出為設(shè)計高速高精度采集系統(tǒng)提供了一個較好的解決方案｡ 2 CS5381的主要性能特點 CS5381是Cirrus Logic公司推出的120dB､192kHz高性能立體聲模數(shù)轉(zhuǎn)換芯片｡該芯片采用24引腳TSSOP或SOIC封裝,其引腳排列如圖1所示｡該芯片采用5V工作電源｡它的內(nèi)部集成了一個可直接與5~2.5V邏輯電平接口的電平轉(zhuǎn)換器､一個可消除直流偏移量的高通濾波器､一個線性相位數(shù)字抗混疊濾波器和溢流監(jiān)測器｡CS5381所具有的這些特性使其在高品質(zhì)音頻處理和精密測控等領(lǐng)域都得到了很好的應(yīng)用｡ CS5381的主要性能特點如下: ●具有24位轉(zhuǎn)換精度; ●采樣速率可以達(dá)到192kHz; ●具有120dB動態(tài)范圍; ●可工作于5V模擬電壓和3~5V邏輯電壓; ●兼容2.5~5V邏輯電平; ●帶有線性相位抗混疊濾波器; ●采用差動模擬信號輸入方式; ●具有主､從兩種工作模式; ●內(nèi)置數(shù)字高通濾波器｡ 圖2 CS5381使用起來非常方便,可工作在主､從兩種模式下｡模式選擇可通過管腳2(M/ S)來進(jìn)行｡當(dāng)M/ S引腳為高電平時,CS5381工作在主模式(Master Mode),此時LRCK(其頻率等于采樣速率)和SCLK是輸出管腳;而當(dāng)M/ S為低電平時,CS5381工作在從模式(Slave Mode),該模式下,LRCK和SCLK變成輸入管腳｡如需改變CS5381的采樣率,只需控制芯片的MDIV､M0和M1這三個管腳的邏輯電平即可｡表1所列是主時鐘為24.576MHz時,不同控制方式時采樣速率的對照表｡ 表1 CS5381采樣率控制對照表 MDIV M1 M0 采樣速率(Hz) 1 0 0 48K 1 0 1 96K 1 1 0 192K 0/1 1 1 Reserved 0 1 0 384K 通常24位ADC都會產(chǎn)生一個微小的直流偏移,在CS5381內(nèi)部有一個數(shù)字高通濾波器,可以通過給管腳HPF提供一個低電平使該濾波器有效,這樣,芯片可以消除直流偏移｡另外芯片還帶有溢流監(jiān)測器,當(dāng)模擬信號的輸入電壓幅度過大而致使ADC轉(zhuǎn)換溢出時,相對應(yīng)的管腳LFV變低,因此,在該管腳與電源之間接一個發(fā)光二極管,就可以直觀地顯示出模擬輸入是否溢出,從而根據(jù)需要調(diào)整前端放大電路的增益｡ CS5381的模擬信號為差動輸入方式,因此,它的前端要有一個簡單的模擬調(diào)理電路｡CS5381的轉(zhuǎn)換結(jié)果是24位補碼形式的串行數(shù)據(jù),且左右通道交替輸出,可用LRCK的高低電平來進(jìn)行區(qū)分｡輸出數(shù)據(jù)有兩種格式:左對齊和I2S｡圖2是CS5381的兩種數(shù)據(jù)傳輸時序｡ 3 四通道并行采集系統(tǒng)的設(shè)計 圖3所示是一個四通道并行采集系統(tǒng)的整體框圖,該系統(tǒng)主要由TMS320VC33(以下簡稱VC33)､兩片CS5381､一片FPGA(EPF10K10)和一個大容量FI-FO存儲器構(gòu)成｡采集系統(tǒng)與主機的通訊采用USB接口｡系統(tǒng)中的一片CS5381工作于主模式,另外一片則工作在從模式下,這樣可以保證兩片ADC工作時嚴(yán)格同步｡ 在基于CS5381的采集系統(tǒng)中,如何實現(xiàn)CS5381與TMS320VC33的接口是一個關(guān)鍵問題｡具體的設(shè)計方案有兩種:其一,由于CS5381采用同步串行數(shù)據(jù)輸出方式,而TMS320VC33具有多通道緩沖串口(McBSP),因此,可以較為容易地實現(xiàn)二者的硬件連接｡其二是通過CPLD/FPGA設(shè)計串并轉(zhuǎn)換電路,并把CS5381輸出的串行數(shù)據(jù)轉(zhuǎn)換為并行數(shù)據(jù),然后由TMS320VC33通過擴(kuò)展IO對數(shù)據(jù)進(jìn)行讀取｡這兩種方案相比,第一種方案比較簡單,但系統(tǒng)要設(shè)計四個獨立的同步采集通道,并要使用兩片CS5381,而TMS320VC33只有一個McBSP,所以此方案無法采用｡第二種方案實現(xiàn)起來相對比較麻煩,硬件成本也較大｡它通過把每片CS5381的串行數(shù)據(jù)轉(zhuǎn)換成8位并行數(shù)據(jù)并經(jīng)FIFO緩存,然后由TMS320VC33通過中斷和DMA方式對四個通道的轉(zhuǎn)換數(shù)據(jù)進(jìn)行讀取｡ 串并轉(zhuǎn)換電路設(shè)計是CS5381和TMS320VC33接口電路的核心部分,它負(fù)責(zé)將CS5381輸出的串行數(shù)據(jù)轉(zhuǎn)換為并行數(shù)據(jù)并存儲在FIFO中,同時產(chǎn)生相應(yīng)的FIFO寫信號｡具體設(shè)計時,應(yīng)當(dāng)考慮以下三個問題: (1) 對于CS5381在左右通道的數(shù)據(jù),除了24位轉(zhuǎn)換結(jié)果數(shù)據(jù)外,還應(yīng)輸出一個8位的附加信息,因此,輸出一道數(shù)據(jù)時,總共有32個時鐘輸出,而最后8位數(shù)據(jù)是無用的,這樣,就需要有一個禁止邏輯來防止8位附加數(shù)據(jù)也寫入到FIFO中｡ (2) 由于串行輸出時鐘SCLK在CS5381工作期間是一直存在的,因此,在啟動和結(jié)束串并轉(zhuǎn)換時,應(yīng)該有一個控制邏輯來使串并轉(zhuǎn)換電路只有在LR-CK的上升沿(或者下降沿)觸發(fā)下才能進(jìn)行數(shù)據(jù)轉(zhuǎn)換,以保證左右通道數(shù)據(jù)順序的確定性｡ (3) 轉(zhuǎn)換電路要有使能控制,以便控制信號的采集時間｡ 4 測試結(jié)果 該采集系統(tǒng)利用標(biāo)準(zhǔn)信號源進(jìn)行正弦信號采集測試,下面是對兩種頻率的正弦信號進(jìn)行測試的結(jié)果分析｡其中第一種測試結(jié)果如圖4所示｡對于10kHz的正弦信號,CS5381的主時鐘MCLK為24.576MHz､它具有64倍的過采樣率(采樣速率fs=MCLK/64=192kHz),采樣時間T為1ms｡由采樣結(jié)果和功率譜可以看出:系統(tǒng)中的CS5381采樣數(shù)據(jù)在頻率域的動態(tài)范圍在120dB以上｡ 圖5 把系統(tǒng)采樣速率fs設(shè)置為384kHz時,對75kHz正弦信號的采樣結(jié)果及功率譜估計如圖5所示,由采樣結(jié)果可以看出:CS5381可以在384kHz的采樣速率下對更高頻率的信號進(jìn)行采樣,但從功率譜可以看出,此時動態(tài)范圍及信噪比都在80dB左右,可見采樣精度有較大幅度的降低｡若要完成更高頻率信號的采樣,在對采樣精度要求不是特別高時,可以考慮采用這種方式｡ 由此可以看出,由CS5381構(gòu)成的這種采集系統(tǒng)具有分辨率高､動態(tài)范圍大等特點,在混場源電磁法接收機中得到了很好的應(yīng)用,可以對帶寬為DC~75kHz､動態(tài)范圍為120dB的電磁信號進(jìn)行高精度數(shù)據(jù)采集｡ |
