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作者： Antonio R. Sumagpang Jr. Francis Ann B. Llana Ernani D. Padilla 意法半導(dǎo)體卡蘭巴工廠封裝制造部 摘要 本文探討一套解決芯片單元級(jí)電測(cè)試過程電源電流失效問題的方法。當(dāng)采用QFN-MR(四邊扁平無(wú)引線–多排引腳封裝)的BiCMOS (雙極互補(bǔ)金屬氧化物半導(dǎo)體)芯片進(jìn)入量產(chǎn)預(yù)備期時(shí)，電源電流失效是一個(gè)進(jìn)退維谷的制造難題。 本文介紹了數(shù)種不同的失效分析方法，例如，數(shù)據(jù)分析、實(shí)驗(yàn)設(shè)計(jì)(DOE)、流程圖分析、統(tǒng)計(jì)輔助分析和標(biāo)桿分析，這些分析方法對(duì)確定問題的根源有很大的幫助，然后使用統(tǒng)計(jì)工程工具逐步濾除可變因素。 本項(xiàng)目找到了電流失效問題的根源，并采用了相應(yīng)的解決措施，使電源電流失效發(fā)生率大幅降低，與主要競(jìng)爭(zhēng)對(duì)手旗鼓相當(dāng)。最終，這個(gè)項(xiàng)目只通過優(yōu)化公司內(nèi)部資源，就提高了封裝測(cè)試總體良率，而沒有增加額外制造成本。 這些改進(jìn)措施還提高了產(chǎn)品質(zhì)量，降低了客戶投訴質(zhì)量問題的風(fēng)險(xiǎn)。在全部解決措施落實(shí)到位后，隨著量產(chǎn)成功，該項(xiàng)目節(jié)省制造成本38.25萬(wàn)美元。 下載全文： 
高成本效益的實(shí)用系統(tǒng)方法解決QFN-mr BiCMOS器件單元測(cè)試電源電流失效問題.pdf
(2.25 MB)
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