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ASIC設計服務暨IP研發銷售廠商智原科技(Faraday Technology Corporation, TWSE: 3035)發表基于聯電40eHV與40LP工藝的新一代內存編譯器(SRAM compiler)。該編譯器結合聯電最新的0.213um 2 存儲單元(bit cell)技術與智原科技的優化存儲器外圍電路設計，可自動輸出具有世界最小單元面積的存儲區塊，尤其在40eHV的工藝節點，可顯 著 地為行動裝置顯示器驅動芯片(MDDI)相關應用降低成本。 聯電推出40eHV與40LP工藝最小的0.213um2儲存單元后，智原立即率先推出相對應的SRAM編譯器。相較于原先的0.242um2版本，新推出的編譯器在各種不同存儲大小與結構配置條件下，可縮小存儲面積比例達15%~30%。而透過智原優化的存儲器外圍電路，可在不影響性能的情況下進一步縮小面積、降低功耗；相較于某些使用相同0.213 um 2 儲存單元的客制化存儲器，智原的方案可減少面積的比例約20%，為Full HD與WQHD顯示器驅動芯片等講究SRAM IP面積的應用提供關鍵性的競爭優勢。 智原科技總經理王國雍表示： “ 40納米將是生命周期很長的工藝，而聯電的40納米工藝無論在IP、成本、良率與產能上都相當具有競爭力。智原將持續強化40納米的IP解決方案，相信這個0.213um 2 的內存編譯器將可為客戶帶來立即而明顯的效益。 ” |
