|
SiN廣泛地用于半導(dǎo)體技術(shù)中，使SiN成為重要電介質(zhì)的主要特性是其漏電流低且擊穿電壓高。超大規(guī)模集成（ULSI）技術(shù)推進(jìn)時(shí)，特征尺寸減少而芯片尺寸加大。互連線的阻容延遲在決定集成電路性能方面的作用越來越重要。Cu正在替代Al用于制造技術(shù)中的互連金屬，主要是因?yàn)槠潴w電阻率較低，應(yīng)力和電子遷移性能優(yōu)越。 雙大馬士革工藝中由具有嵌入銅線的低-k薄膜組成的多層互連結(jié)構(gòu)已被確認(rèn)為是下一代技術(shù)。但是，Cu雙大馬士革結(jié)構(gòu)的一個(gè)重要問題是Cu和層間介質(zhì)（ILD）界面的穩(wěn)定性。有報(bào)道說Cu會(huì)在Si襯底和SiO2中迅速擴(kuò)散。Si內(nèi)的Cu雜質(zhì)能在Si禁帶帶隙中產(chǎn)生一些深能級(jí)能態(tài)，它們會(huì)起再生-復(fù)合中心的作用，引起使器件性能變壞的漏電流。此外，層間介質(zhì)內(nèi)存在的移動(dòng)銅離子會(huì)引起場閾值電壓的改變，導(dǎo)致絕緣失效。因此，在Cu金屬化系統(tǒng)中需要擴(kuò)散阻擋層，以防止Cu擴(kuò)散進(jìn)入Si襯底和層間介質(zhì)。等離子增強(qiáng)化學(xué)氣相淀積（PECVD）薄SiN是擴(kuò)散阻擋層的優(yōu)秀候選者。 另一個(gè)問題是，Cu暴露在常用的低溫（＜200℃）加工環(huán)境時(shí)很容易氧化，這會(huì)使器件的性能和可靠性變差。SiN淀積前采用等離子預(yù)處理是減少Cu表面形成氧化銅的好方法。 本文研究了改善擴(kuò)散阻擋層性質(zhì)的SiN薄膜和Cu-SiN界面的體薄膜特性。發(fā)現(xiàn)NH3預(yù)處理對(duì)于減少銅表面的污染是最適宜的，得到了最好的電學(xué)性能。還依據(jù)Si-H鍵合結(jié)構(gòu)、應(yīng)力和薄膜穩(wěn)定性系統(tǒng)地研究了SiN體薄膜性質(zhì)。 實(shí)驗(yàn) 圖1示出了Cu雙大馬士革薄膜堆疊。PECVD TEOS淀積在空白Si襯底上，形成Cu通孔。用PVD淀積TaN/Ta層，作為接觸勢(shì)壘。PVD Cu用來作為隨后淀積電鍍（ECP）Cu薄膜的籽晶層，然后進(jìn)行化學(xué)機(jī)械拋光（CMP）去除ECP多余的Cu。接著在400℃時(shí)淀積SiN薄膜將Cu覆蓋。最后，淀積TEOS作為SiN上面的鈍化層。淀積薄膜和經(jīng)后處理的薄膜折射率及厚度的測量是用熱波分光橢圓儀5340c OPTI 探針和KLA-Tencor F5。FTIR頻譜儀和 SIMS分析用來決定體薄膜和Cu/SiN界面的薄膜組分結(jié)構(gòu)。FTIR室在每次測量之間用N2沖洗5分鐘，以減少二氧化碳和水氣的影響。 結(jié)果和討論 SiN體薄膜結(jié)構(gòu)效應(yīng) 通過優(yōu)化反應(yīng)氣體、功率和壓力，在PECVD系統(tǒng)中淀積了二種SiN薄膜：A類是低H含量膜；B類是高H含量膜。線對(duì)線擊穿電壓（VBD）測試結(jié)果表明，薄膜內(nèi)H%總含量不影響VBD；但是，Si-H鍵（SiH%）是影響VBD的主要因素。圖2示出的VBD結(jié)果說明，良好的VBD性能主要是由于SiN阻擋層薄膜中Si-H鍵的數(shù)目減少。 等離子預(yù)處理作用 為了了解等離子處理對(duì)Cu/SiN界面的作用，在PECVD系統(tǒng)中于淀積SiN體薄膜前有和沒有預(yù)處理情況下淀積SiN薄膜。通過用SIMS測量Cu和SiN界面污染，研究等離子預(yù)處理的作用。實(shí)驗(yàn)數(shù)據(jù)說明，淀積SiN體薄膜前用NH3處理可顯著減少Cu和SiN界面處的O和C含量（圖3）。增加預(yù)處理時(shí)間也可使O和C含量減少，見圖4和圖5，這表明NH3預(yù)處理是去除有機(jī)污染和減少到Cu的Cu-O的有效方法。 沉浸和預(yù)處理時(shí)間的影響 為了進(jìn)一步了解NH3等離子預(yù)處理對(duì)器件電學(xué)性質(zhì)的作用，作了一些實(shí)驗(yàn)研究沉浸（NH3和N2）和預(yù)處理（NH3）時(shí)間對(duì)VBD性能的影響。 實(shí)驗(yàn)結(jié)果顯示，沉浸和預(yù)處理總時(shí)間增加時(shí)，擊穿電壓大大提高（圖6），這可能是因?yàn)镃u/SiN界面的改善，與Cu/SiN界面上C和O含量的減少是一致的。 測試 基于上述研究結(jié)果，在65nm邏輯流水線上測試了得到的SiN阻擋層工藝。在Cu CMP和SiN擴(kuò)散阻擋層淀積間的等待時(shí)間是保證65nm邏輯制造生產(chǎn)率的關(guān)鍵因素。執(zhí)行的基線等待時(shí)間是2小時(shí)。在結(jié)構(gòu)晶圓上作了不同的6組實(shí)驗(yàn)（見表1）。從這些實(shí)驗(yàn)得到的數(shù)據(jù)顯示，用SiN工藝可得到可靠的優(yōu)良VBD性能。 由于改善了的阻擋層和預(yù)處理工藝，Cu CMP和SiN擴(kuò)散阻擋層淀積間的等待時(shí)間可從2小時(shí)增至8小時(shí)，提供了較大的制造靈活性。 結(jié)論 通過優(yōu)化的SiN阻擋層工藝和Cu表面等離子預(yù)處理，成功地制備了高VBD SiN擴(kuò)散阻擋層薄膜。VBD性能和可靠性的極大提高可歸因于SiN體薄膜內(nèi)Si-H鍵減少，以及SiN體薄膜淀積前用NH3預(yù)處理后Cu/SiN界面上C和O污染大大減少。 |
