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fpga鬧鐘程序_fpga時鐘模塊應(yīng)用_明德?lián)P資料

發(fā)布時間：2017-8-2 16:58    發(fā)布者：mdykj33
工程說明
本工程包括矩陣鍵盤和數(shù)碼管顯示模塊，共同實現(xiàn)一個帶有鬧鐘功能、可設(shè)置時間的數(shù)字時鐘。

案例補(bǔ)充說明
我們通過建立四個清晰直觀的模塊（數(shù)碼管顯示模塊，矩陣鍵盤掃描模塊，時鐘計數(shù)模塊，鬧鐘設(shè)定模塊），以及建立完善的信號列表和運用verilog語言編寫簡潔流暢的代碼，實現(xiàn)電子鬧鐘時、分、秒計時以及設(shè)置、修改、重置等功能。


文檔代碼說明
至簡設(shè)計法--鬧鐘.rar (175.45 KB)
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