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勇敢的芯伴你玩轉(zhuǎn)Altera FPGA連載42：基于仿真的第一個(gè)工程實(shí)例之Verilog源碼文件編輯 特權(quán)同學(xué)，版權(quán)所有 配套例程和更多資料下載鏈接： http://pan.baidu.com/s/1i5LMUUD 
我們接著在該文件中輸入實(shí)現(xiàn)實(shí)驗(yàn)功能的一段Verilog代碼如下。 //對(duì)外部輸入時(shí)鐘做二分頻 module cy4( input ext_clk_25m, //外部輸入25MHz時(shí)鐘信號(hào) input ext_rst_n, //外部輸入復(fù)位信號(hào)，低電平有效 output reg clk_12m5 //二分頻時(shí)鐘信號(hào) ); always @(posedge ext_clk_25m or negedge ext_rst_n) if(!ext_rst_n) clk_12m5 <=1'b0; else clk_12m5 <= ~clk_12m5; endmodule 這段代碼的功能是： ● 輸入復(fù)位信號(hào)ext_rst_n為低電平時(shí)，即復(fù)位狀態(tài)。無論輸入時(shí)鐘ext_clk_25m是否運(yùn)行，輸出信號(hào)clk_12m5始終保持低電平。 ● 輸入復(fù)位信號(hào)ext_rst_n為高電平時(shí)，即退出復(fù)位。每個(gè)ext_clk_25m時(shí)鐘信號(hào)的上升沿，信號(hào)clk_12m5的輸出值翻轉(zhuǎn)。 如圖5.14所示，這便是前面的代碼將要實(shí)現(xiàn)的功能。
圖6.7 源碼實(shí)現(xiàn)功能波形 |
