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勇敢的芯伴你玩轉Altera FPGA連載61：PLL概述 特權同學，版權所有 配套例程和更多資料下載鏈接： http://pan.baidu.com/s/1i5LMUUD 
PLL(Phase Locked Loop)：為鎖相回路或鎖相環，用來統一整合時脈訊號，使內存能正確的存取資料。PLL用于振蕩器中的反饋技術。許多電子設備要正常工作，通常需要外部的輸入信號與內部的振蕩信號同步，利用鎖相環路就可以實現這個目的。 時鐘就是FPGA運行的心臟，它的每次跳動必須精準而毫無偏差（當然現實世界中不存在所謂的毫無偏差，但是我們希望它的偏差越小越好）。一個FPGA工程中，不同的外設通常工作在不同的時鐘頻率下，所以一個時鐘肯定滿足不了需求；此外，有時候可能兩個不同的模塊共用一個時鐘頻率，但是由于他們運行在不同的工作環境和時序下，所以他們常常是同頻不同相（相位），怎么辦？用PLL唄。當然了，我們的FPGA里面定義的PLL，可不是僅僅只有一個反饋調整功能，它還有倍頻和分頻等功能集成其中。嚴格一點講，我覺得這個PLL實際上應該算是一個FPGA內部的時鐘管理模塊了。不多說，如圖8.16所示，大家看看PLL內部的功能框圖自己體味體味。
圖8.16Cyclone IV PLL內部結構 大家記住PLL一個最主要的功能，即能夠對輸入的基準時鐘信號進行一定范圍內的分頻或者倍頻，從而產生多個輸出時鐘信號供芯片內部的各個功能模塊使用。 |
