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勇敢的芯伴你玩轉Altera FPGA連載74：基于SignalTap II的超聲波測距調試之功能簡介 特權同學，版權所有 配套例程和更多資料下載鏈接： http://pan.baidu.com/s/1i5LMUUD 
本實例的功能框圖如圖9.2所示。25MHz時鐘來自PLL，它作為內部產生10us分頻計數邏輯的基頻時鐘。10us脈沖直接輸出到超聲波測距模塊的TRIG端口；用10us的時鐘頻率取采集超聲波測距模塊的回響信號ECHO，它通過SignalTap II內嵌邏輯分析儀來觀察脈沖變化。SignalTap II內嵌邏輯分析儀則是通過JTAG線纜連接到PC的ISE軟件中查看信號波形。
圖9.2 超聲波測距實例功能框圖 在頂層模塊cy4.v代碼中，可以查看其RTL Schematic如圖9.3所示。cy4.v模塊主要定義接口信號以及對各個子模塊進行互聯。pll_controller.v模塊例化PLL IP核，產生FPGA內部其它邏輯工作所需的時鐘信號clk_25m和復位信號sys_rst_n；clkdiv_generation.v模塊產生100KHz頻率的一個時鐘使能信號，即每10us產生一個保持單個時鐘周期的高脈沖；ultrasound_controller.v模塊每秒定時產生超聲波測距模塊脈沖的激勵信號，即10us的高脈沖；此外，圖中未示意，該工程實例還包括了一個名為sld_signaltap.v的IP核模塊，該模塊則引出工程代碼中的某些接口信號，通過內嵌邏輯分析儀在線查看波形變化。
圖9.3 超聲波測距實例模塊互聯接口 該實例工程的代碼模塊層次如圖9.4所示。
圖9.4 超聲波測距實例模塊層次 本實例的超聲波測距模塊需要和我們的板子進行裝配連接。如圖9.5所示，在SF-CY4開發板的右上角插座P7用于連接超聲波模塊。
圖9.5 超聲波測距模塊裝配連接示意圖 |
