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勇敢的芯伴你玩轉Altera FPGA連載78：FPGA片內ROM實例之功能概述 特權同學，版權所有 配套例程和更多資料下載鏈接： http://pan.baidu.com/s/1i5LMUUD 
該工程實例內部系統功能框圖如圖9.18所示。我們通過IP核例化一個ROM，定時遍歷讀取其所有地址的數據。通過QuartusII集成的在線邏輯分析儀SignalTap II，我們可以觀察ROM的讀時序。
圖9.18 ROM實例功能框圖 本實例工程模塊層次如圖9.19所示。
圖9.19 ROM實例模塊層次 在頂層模塊cy4.v代碼中，可以查看其RTL Schematic如圖9.20所示。cy4.v模塊主要定義接口信號以及對各個子模塊進行互聯。pll_controller.v模塊例化PLL IP核，產生FPGA內部其它邏輯工作所需的時鐘信號clk_25m和復位信號sys_rst_n；rom_test.v模塊例化FPGA片內ROM，并產生FPGA片內ROM讀地址，定時遍歷讀取ROM中的數據；此外，圖中未示意，該工程實例還包括了SignalTapII的IP核模塊，該模塊引出ROM的讀取信號總線，可以在線查看ROM讀取時序。
圖9.20 ROM實例模塊互聯接口 |
