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勇敢的芯伴你玩轉Altera FPGA連載88：FPGA片內片內FIFO實例 特權同學，版權所有 配套例程和更多資料下載鏈接： http://pan.baidu.com/s/1i5LMUUD 
該工程實例內部系統功能框圖如圖9.56所示。我們通過IP核例化一個FIFO，定時寫入數據，然后再讀出所有數據。通過QuartusII集成的在線邏輯分析儀SignalTap II，我們可以觀察FPGA片內FIFO的讀寫時序。
圖9.56 FIFO實例功能框圖 功能仿真Quartus II中，點擊菜單“Tools à Run Simulation Tool à RTL Simulation”進行仿真。接著，Modelsim中我們可以查看讀FIFO的波形。 如圖9.65所示，這是一組的FIFO讀寫測試波形，左邊fifo_wren拉高時執行FIFO寫入操作，右邊fifo_rden拉高時執行FIFO讀操作。
圖9.65 FIFO讀寫時序波形 如圖9.66所示，這是FIFO寫入操作波形的放大，依次寫入數據0x56,0x57,0x58……。在第一個FIFO數據0x56寫入后，隨后的一個時鐘周期fifo_empty指示信號立刻拉低，表示FIFO已經不是出于空狀態了。
圖9.66 FIFO 寫時序波形 如圖9.67所示，這是FIFO讀操作波形的放大，在fifo_rden信號拉高后，其后的一個時鐘周期（此時fifo_rdrdy信號拉高了）就出現了第一個數據0x56，隨后是0x57,0x58……。這和我們寫入FIFO的數據是一致的。由于在我們執行讀操作前，FIFO的32個數據出于滿狀態，因此fifo_full信號高電平，在第一個FIFO數據讀出后，fifo_full指示信號立刻拉低，表示FIFO已經不是出于滿狀態了。
圖9.67 FIFO讀時序波形 FIFO操作的規則大體可以歸納如下： ● 寫使能信號fifo_wren拉高時，當前的寫入數據fifo_wrdb有效，即fifo_wrdb被存儲到FIFO中，如測試波形中依次寫入的數據56、57、58……。 ● FIFO為空時，指示信號fifo_empty為高電平，一旦寫入數據后的第2個時鐘周期，fifo_empty為低電平，表示當前FIFO不空。 ● 讀使能信號fifo_rden拉高時，第2個時鐘周期讀出數據出現在fifo_rddb有效，如測試波形中依次寫入的數據56、57、58……。 ● FIFO為滿時，指示信號fifo_full為高電平，一旦讀出數據后的第2個時鐘周期，fifo_full為低電平，表示當前FIFO不滿。 連接好下載線，給CY4開發板供電。 點擊菜單“Tools à SignalTap II Logic Analyzer”，進入邏輯分析儀主頁面。 在右側的“JTAG ChinaConfiguration”窗口中，建立好USB Blaster的連接后，點擊“SOF Manager”后面的Programmer按鈕進行下載。 如圖9.68所示，在“trigger”下面羅列了我們已經添加好的需要觀察的信號，尤其是在fifo_empty信號的TriggerConditions一列，我們設置了值下降沿，表示fifo_empty下降沿（FIFO不為空）時我們將觸發采集。另外，我們用鼠標點擊選中Instance下面的唯一一個選項，然后單擊InstanceManager后面的運行按鈕，執行一次觸發采集。
圖9.68 波形采樣觸發設置 波形如圖9.69所示。兩組密密麻麻的數據，前面一組fifo_wren拉高了，表示這是一組寫入FIFO的數據；而后面一組fifo_rden為高電平，表示從FIFO讀出數據。
圖9.69 FIFO讀寫時序波形 將寫入的頭幾個數據放大，如圖9.70所示。連續寫入了數據56h、57h、58h、5Ah……。
圖9.70 FIFO寫時序波形 頭幾個讀數據的時序放大，如圖9.71所示。FIFO在讀時能信號fifo_wren拉高后，通常數據默認是在其后的一個時鐘周期出現，即它所對應的數據是滯后1個時鐘周期出現，這里我們使用了信號fifo_rdrdy拉高對應FIFO讀出數據有效，因此首先的讀出的數據依次為56h、57h、58h、5Ah……。
圖9.71 FIFO讀時序波形 |
