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導(dǎo)讀：東芝宣布開發(fā)出可實(shí)現(xiàn)高速和大容量SSD的橋接芯片。與傳統(tǒng)的無橋芯片方法相比，通過采用新開發(fā)的占用面積小、功耗低的橋接芯片，成功地用更少的高速信號線連接的閃存芯片。 2018年的SSD價格已經(jīng)開始下降，更有一部分的SSD進(jìn)入了1元1GB的價格。SSD的價格下降的同時，LC閃存顆粒也開始進(jìn)入市場，其相對較低的壽命與性能不經(jīng)讓一些玩家感到擔(dān)憂。 近日，在舊金山的國際固態(tài)電 路會議（ISSCC 2019）上，東芝宣布開發(fā)出可實(shí)現(xiàn)高速和大容量SSD的橋接芯片。與傳統(tǒng)的無橋芯片方法相比，通過采用新開發(fā)的占用面積小、功耗低的橋接芯片，成功地用更少的高速信號線連接的閃存芯片。 在SSD中，主控需要連接多個閃存顆粒進(jìn)行數(shù)據(jù)存儲的控制，但隨著閃存顆粒的數(shù)量越來越多，SSD的數(shù)據(jù)傳輸速度會降低，所以可連接的閃存顆粒是有限的。而為了增加容量，在需要增加接口數(shù)量的同時，也讓的高速信號線連接到了主控上，這也增加了S S D的P C B布線難度。 東芝通過開發(fā)連接主控和閃存顆粒的橋接芯片克服了這個問題，其中包含了三種新技術(shù)：環(huán)形菊花鏈連接、使用PAM 4進(jìn)行串行通信、用于消除橋芯片中的PLL電 路的抖動改善技術(shù)。 菊花鏈連接的環(huán)形配置將橋接芯片所需要的收 發(fā) 器數(shù)量從兩對減少到一對，讓芯片面積減�。辉谥骺睾蜆蚪有酒g使用PAM 4進(jìn)行串行通信，讓橋接芯片內(nèi)的電 路操作速度減小，并且降低了收 發(fā) 器的性能要求；而使用具有PAM 4特性的新型CDR電 路能改善抖動特性，并消除了橋接芯片對PLL電 路的需求，從而縮小了橋接芯片的面積以及降低了功耗。 通過使用這些技術(shù)，減少了橋接芯片的開銷，并且可以僅使用少量高速信號線就讓主控高速操作大量閃存芯片。原型橋接芯片采用28nm C M O S制程打造，并通過連接四個橋接芯片和環(huán)形菊花鏈中的主控來評估結(jié)果。所有橋接芯片和主控在25.6Gbps下的PAM 4通信下可以達(dá)到令人滿意的性能，并且BER（比特誤差）在10^-12以下。 東芝將繼續(xù)進(jìn)一步提高橋接芯片的性能，縮小面積和降低功耗，實(shí)現(xiàn)前所未有的高速和大容量存儲�；蛟S在這項(xiàng)技術(shù)的加持下，未來的SSD能使用中低端的主控實(shí)現(xiàn)更快的速度以及更大的容量，這無形也是一種惠及消費(fèi)者的技術(shù)。 AO-Electronics 傲 壹 電 子 官網(wǎng)：www.aoelectronics.com 中文網(wǎng)：www.aoelectronics.cn 
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