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對(duì)于高速數(shù)據(jù)轉(zhuǎn)換器的串行接口來(lái)說(shuō)，目前有兩種選擇：第一種選擇是串行時(shí)鐘-數(shù)據(jù)-幀(CDF)接口，該接口整合了串行化LVDS(低壓差分信號(hào))數(shù)據(jù)流以及差分時(shí)鐘和幀時(shí)鐘，其中差分時(shí)鐘用于準(zhǔn)確地收集數(shù)據(jù)，幀時(shí)鐘用于建立數(shù)據(jù)采樣的邊沿。第二種選擇是采用JESD204標(biāo)準(zhǔn)，在該標(biāo)準(zhǔn)中，時(shí)鐘嵌入到Gbps級(jí)高速雙線串行數(shù)據(jù)流中。這兩種接口均有各自的優(yōu)缺點(diǎn)。由于用來(lái)驅(qū)動(dòng)高速JESD204接口的電流模式邏輯對(duì)(CML)需要較大的功率，所以串行LVDS是實(shí)現(xiàn)功率較低且有大量通道的便攜式設(shè)計(jì)的首選。但是在串行LVDS不適用的場(chǎng)合，JESD204接口就可以發(fā)揮作用。 串行LVDS的優(yōu)勢(shì) 串行LVDS輸出格式減少了ADC和FPGA之間所需的數(shù)字I/O數(shù)量，節(jié)省了FPGA引腳、電路板面積和成本。此外，通過(guò)在數(shù)據(jù)轉(zhuǎn)換器上采用串行接口，數(shù)據(jù)轉(zhuǎn)換器所需的引腳數(shù)量也大大減少了，從而可實(shí)現(xiàn)尺寸小得多的封裝尺寸。這種優(yōu)勢(shì)在有多通道的設(shè)計(jì)中得到了充分的顯現(xiàn)。采用串行LVDS接口還是采用并行接口則取決于應(yīng)用能否承受較大的功耗，以及FPGA是否有能力處理高速數(shù)據(jù)流。LTC2195是一款16位、125Msps雙通道ADC，具串行LVDS輸出，每通道功耗僅為216mW。不過(guò)，與使用雙通道并行輸出版本LTC2185(參見圖1中的完整產(chǎn)品系列圖)相比，串行LVDS接口每通道多消耗31mW功率。這個(gè)16位高速ADC系列提供了卓越的76.8dB基帶SNR性能以及90dB SFDR，同時(shí)在使用1.8V電源時(shí)，功耗非常低。 就高速ADC而言，協(xié)調(diào)數(shù)據(jù)時(shí)鐘、幀時(shí)鐘和數(shù)據(jù)時(shí)，通常發(fā)送器和接收器均需要一個(gè)鎖相環(huán)(PLL)，以正確協(xié)調(diào)數(shù)據(jù)時(shí)鐘。在GHz速率時(shí)，這種協(xié)調(diào)非常困難，而且數(shù)據(jù)傳輸速率主要受到接收器的限制。所以，在高于1GHz時(shí)，一般不采用這種6線串行發(fā)送方法，從而限制了ADC的速率或說(shuō)限制了ADC的分辨率。 下載全文： 
用于高速ADC的串行接口.pdf
(2.66 MB)
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