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芯片測(cè)試作為芯片設(shè)計(jì)、生產(chǎn)、封裝、測(cè)試流程中的重要步驟，是使用特定儀器，通過對(duì)待測(cè)器件DUT(DeviceUnderTest)的檢測(cè)，區(qū)別缺陷、驗(yàn)證器件是否符合設(shè)計(jì)目標(biāo)、分離器件好壞的過程。其中直流參數(shù)測(cè)試是檢驗(yàn)芯片電性能的重要手段之一，常用的測(cè)試方法是FIMV（加電流測(cè)電壓）及FVMI（加電壓測(cè)電流）。 傳統(tǒng)的芯片電性能測(cè)試需要數(shù)臺(tái)儀表完成，如電壓源、電流源、萬用表等，然而由數(shù)臺(tái)儀表組成的系統(tǒng)需要分別進(jìn)行編程、同步、連接、測(cè)量和分析，過程復(fù)雜又耗時(shí)，又占用過多測(cè)試臺(tái)的空間，而且使用單一功能的儀表和激勵(lì)源還存在復(fù)雜的相互間觸發(fā)操作，有更大的不確定性及更慢的總線傳輸速度等缺陷，無法滿足高效率測(cè)試的需求。 實(shí)施芯片電性能測(cè)試的最佳工具之一是數(shù)字源表(SMU)，數(shù)字源表可作為獨(dú)立的恒壓源或恒流源、電壓表、電流表和電子負(fù)載，支持四象限功能，可提供恒流測(cè)壓及恒壓測(cè)流功能,可簡(jiǎn)化芯片電性能測(cè)試方案。 此外，由于芯片的規(guī)模和種類迅速增加，很多通用型測(cè)試設(shè)備雖然能夠覆蓋多種被測(cè)對(duì)象的測(cè)試需求，但受接口容量和測(cè)試軟件運(yùn)行模式的限制，無法同時(shí)對(duì)多個(gè)被測(cè)器件（DUT）進(jìn)行測(cè)試，因此規(guī)模化的測(cè)試效率極低。特別是在生產(chǎn)和老化測(cè)試時(shí)，往往要求在同一時(shí)間內(nèi)完成對(duì)多個(gè)DUT的測(cè)試，或者在單個(gè)DUT上異步或者同步地運(yùn)行多個(gè)測(cè)試任務(wù)。 基于普賽斯CS系列多通道插卡式數(shù)字源表搭建的測(cè)試平臺(tái)，可進(jìn)行多路供電及電參數(shù)的并行測(cè)試，高效、精確地對(duì)芯片進(jìn)行電性能測(cè)試和測(cè)試數(shù)據(jù)的自動(dòng)化處理。主機(jī)采用10插卡/3插卡結(jié)構(gòu)，背板總線帶寬高達(dá) 3Gbps，支持 16 路觸發(fā)總線，滿足多卡設(shè)備高速率通信需求；匯集電壓、電流輸入輸出及測(cè)量等多種功能，具有通道密度高、同步觸發(fā)功能強(qiáng)、多設(shè)備組合效率高等特點(diǎn)，最高可擴(kuò)展至40通道。 
使用普賽斯數(shù)字源表進(jìn)行芯片的開短路測(cè)試(Open/Short Test)、漏電流測(cè)試（Leakage Test）以及DC參數(shù)測(cè)試（DC ParametersTest）。 開短路測(cè)試（Open-Short Test，也稱連續(xù)性或接觸測(cè)試），用于驗(yàn)證測(cè)試系統(tǒng)與器件所有引腳的電接觸性，測(cè)試的過程是借用對(duì)地保護(hù)二極管進(jìn)行的，測(cè)試連接電路如下所示：
漏電流測(cè)試，又稱為L(zhǎng)eakage Test，漏電流測(cè)試的目的主要是檢驗(yàn)輸入Pin腳以及高阻狀態(tài)下的輸出Pin腳的阻抗是否夠高，測(cè)試連接電路如下所示：
DC參數(shù)的測(cè)試，一般都是Force電流測(cè)試電壓或者Force電壓測(cè)試電流，主要是測(cè)試阻抗性。一般各種DC參數(shù)都會(huì)在Datasheet里面標(biāo)明，測(cè)試的主要目的是確保芯片的DC參數(shù)值符合規(guī)范：
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