建立時間和保持時間本文節(jié)選自特權(quán)同學(xué)的圖書《FPGA設(shè)計(jì)實(shí)戰(zhàn)演練（邏輯篇）》配套例程下載鏈接：http://pan.baidu.com/s/1pJ5bCtt 在這個波形中，我們看到clk_r3的前后各有一條虛線，前一條虛線 ...
2015年07月17日 11:34
時鐘本文節(jié)選自特權(quán)同學(xué)的圖書《FPGA設(shè)計(jì)實(shí)戰(zhàn)演練（邏輯篇）》配套例程下載鏈接：http://pan.baidu.com/s/1pJ5bCtt 下面我們再來對時序分析的一些最基本概念及其相互關(guān)系進(jìn)行探討，即時鐘和建立 ...
2015年07月15日 10:51
基本的時序分析理論2本文節(jié)選自特權(quán)同學(xué)的圖書《FPGA設(shè)計(jì)實(shí)戰(zhàn)演練（邏輯篇）》配套例程下載鏈接：http://pan.baidu.com/s/1pJ5bCtt 下面我們再來看一個例子，如圖8.2所示，我們假設(shè)有4個輸入信 ...
2015年07月14日 10:43
FPGA入門知識
近幾年來，由于現(xiàn)場可編程門陣列(FPGA)的使用非常靈活，又可以無限次的編程，已受到越來越多的電子編程者的喜愛，很多朋友都想學(xué)習(xí)一些FPGA入門知識準(zhǔn)備進(jìn)行這個行業(yè)，現(xiàn)在關(guān)于FP ...
對于高速的DSP密集型系統(tǒng)設(shè)計(jì)，降低功率變得越來越重要。例如，在通信系統(tǒng)中，通信必須以周期猝發(fā)方式來實(shí)施，以避免放大器和系統(tǒng)其余部分電路持續(xù)消耗功率。在傳感器網(wǎng)絡(luò)中的要求是定期關(guān)斷工 ...
基本的時序分析理論1本文節(jié)選自特權(quán)同學(xué)的圖書《FPGA設(shè)計(jì)實(shí)戰(zhàn)演練（邏輯篇）》配套例程下載鏈接：http://pan.baidu.com/s/1pJ5bCtt 何謂靜態(tài)時序分析（STA，Static Timing Analysis）？首先，設(shè) ...
2015年07月09日 21:26
消除組合邏輯的毛刺本文節(jié)選自特權(quán)同學(xué)的圖書《FPGA設(shè)計(jì)實(shí)戰(zhàn)演練（邏輯篇）》配套例程下載鏈接：http://pan.baidu.com/s/1pJ5bCtt 在章節(jié)3.2的最后部分對于組合邏輯和時序邏輯的基本概 ...
2015年07月08日 10:10
邏輯復(fù)制與資源共享本文節(jié)選自特權(quán)同學(xué)的圖書《FPGA設(shè)計(jì)實(shí)戰(zhàn)演練（邏輯篇）》配套例程下載鏈接：http://pan.baidu.com/s/1pJ5bCtt 邏輯復(fù)制是一種通過增加面積來改善時序條件的優(yōu)化手段。邏輯復(fù) ...
2015年07月05日 19:40
減少關(guān)鍵路徑的邏輯等級本文節(jié)選自特權(quán)同學(xué)的圖書《FPGA設(shè)計(jì)實(shí)戰(zhàn)演練（邏輯篇）》配套例程下載鏈接：http://pan.baidu.com/s/1pJ5bCtt 下面要列舉的代碼示例是一些能夠起到系統(tǒng)性能提 ...
2015年07月02日 21:58
賽靈思SDAccel環(huán)境能在FPGA上提供類似CPU的開發(fā)與運(yùn)行時間體驗(yàn)，減輕數(shù)據(jù)中心設(shè)計(jì)負(fù)擔(dān)。
作者：
Devadas Varma，
賽靈思公司SDAccel和Vivado高層次綜合事業(yè)部高級工程總監(jiān)。
Dvarma@xilin ...
賽靈思SDAccel開發(fā)環(huán)境為內(nèi)存限制問題提供優(yōu)化方法
作者：
Jasmina Vasiljevic
多倫多大學(xué)研究員
vasilijev@eecg.toronto.edu
Fernando Martinez Vallina博士
賽靈思公司軟件開發(fā)經(jīng)理 ...
手把手課堂：FPGA 101 全面掌控頻域
作者：
Adam P. Taylor
e2v公司首席工程師
aptaylor@theiet.org
許多應(yīng)用都要求能夠在頻域內(nèi)開展工作。本文將介紹如何處理FPGA設(shè)計(jì)中的頻域問題。
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