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作者：Steve Leibson, 賽靈思戰略營銷與業務規劃總監 Adrian Cosoroaba和Terry Magee在本月MemCon上給出了關于DDR4 SDRAM接口的詳細展示，該演示應用于賽靈思UltraScale All Programmable FPGA上。接口設計將DDR SDRAM提升至2400Mbps甚至以上，同時降低接口功耗。為了達到這個目標，賽靈思的工程師們必須將DDR4接口問題放在首位。除了設計將DDR4兼容UltraScale I/O PHY，他們從頭設計了DDR4 I/O PHY，然后擴展它的性能并支持其他I/O的需求。結果：基本的13位可編程字節通道，這首先是一個DDR4 PHY。 如果你來自SoC的世界，也許不太明白為什么賽靈思需要選擇這樣做。因為當有成千上萬甚至百萬個邏輯單元和觸發器、幾兆的塊RAM和數千個DSP片時，由于物理封裝的限制只有數百個I/O管腳，所以，I/O管腳是稀缺資源。所以，I/O管腳必須可編程且足夠靈活，可覆蓋任何可能的I/O使用范圍，從DDR4-2400 SDRAM驅動庫到使LED閃爍以及其他更多的事情。這就是賽靈思為何如此做的原因。對于UltraScale架構的FPGA來說，我們首先實現了I/O設計的難點——DDR4 PHY，然后再添加一些簡單的。 結果非常明顯，I/O字節通道架構看來如此： 
UltraScale FPGA I/O字節通道架構 邏輯上下一個問題也許是：“為什么13位？”簡單的答案是，兩個這樣的庫涵蓋26位，這是DDR4 命令和地址行要求的。數據行、頻閃和預選要求每個字節各另外添加11位，這符合新的13位UltraScale I/O庫。. QDR和RL3 DRAM要求12個I/O行（9個數據行和2個時鐘），這也符合13位塊結構。任何余下的關鍵都可編程另作他用。 UltraScale FPGA的52管腳I/O庫封裝4個13位字節通道以及兩個PLL和一個時鐘模塊，看似如此：
一個UltraScale 52管腳I\O庫 兩個PLL允許你將個庫分開，這樣就能在你的設計里為兩個完全不同的目標服務。 關于更多的信息，你可在這里下載MemCon演講的PDF 關于賽靈思UltraScale All Programmable FPGA更多的信息，點擊這里。 你也許也想觀看Adrian的關于該話題的視頻，該視頻展示了一款驅動DDR4-2400 SDRAM的以2500Mbps運行的UltraScale FPGA。見“Ready for DDR4-2400? Need the bandwidth? Need the lower power consumption? Watch this 8-minute video”，或者開始下面的視頻。 |
